Impacto de Parámetros de Grabado en la Fabricación de Canal Ge/Si FinFET y Rendimiento del Dispositivo

Resumen

Durante la formación de estructuras de aleta Ge sobre sustrato silicon-on-insulator (SOI), encontramos que el proceso de grabado en seco debe controlarse cuidadosamente. De lo contrario, puede llevar a sobre-grabado de Ge o formación de un perfil de aleta Ge indeseable. Si el proceso de grabado no se controla bien, la estructura superior Ge/SOI se graba completamente, y solo permanece la capa de aleta Si. En este caso, el dispositivo exhibe características anormales. El proceso de grabado emerge como un paso crítico en el escalado y empaquetado de dispositivos y afecta los intentos de aumentar la densidad de empaquetado y mejorar el rendimiento del dispositivo. Por tanto, se sugiere que la optimización de la operación del reactor de plasma se realice mediante simulaciones, para no solo ajustar los parámetros de proceso usados sino también modificar el hardware empleado. Vamos a desarrollar dispositivos Ge sin uniones empleando parámetros de fabricación actualizados. Además, queremos eliminar dislocaciones de desajuste en la interfaz o reducir dislocaciones de hilo aplicando proceso de recocido térmico cíclico para lograr el objetivo de obtener estructura suspendida de capas epitaxiales Ge de alta calidad.

Antecedentes

Una forma de aumentar la velocidad de respuesta de dispositivos semiconductores y reducir su consumo de energía es usar un semiconductor con alta movilidad de portadores. Ejemplos de tales materiales incluyen Ge así como sus aleaciones y compuestos. Sin embargo, cuando se forma una estructura apilando una capa de material semiconductor sobre un sustrato de diferente semiconductor, pueden surgir problemas. Por ejemplo, la diferencia en tamaños de red del sustrato semiconductor y la capa superpuesta de diferente material semiconductor puede causar dislocaciones, que pueden tener efecto adverso en el rendimiento del dispositivo. Convencionalmente, para fabricar dispositivos semiconductores basados en Ge que incluyen sustrato Si, se forma una capa de buffer más gruesa o capa sacrificial (ej. capa buffer Si/Ge) sobre el sustrato silicio. Posteriormente, se crece una capa epitaxial Ge sobre la capa buffer Si/Ge. Luego, se realizan procesos de grabado anisotrópico e isótropo secuencialmente para remover parte de la capa buffer y retener la capa epitaxial Ge. Los dispositivos VLSI deben mostrar alta corriente de impulso, baja corriente de fuga en estado apagado, y bajo voltaje de alimentación, para asegurar alto rendimiento, incluyendo bajo consumo de energía en standby y disipación de potencia dinámica reducida. Actualmente, movilidad mejorada por tensión, high-k/metal gate, y arquitectura de dispositivo tridimensional (3D) en nodo 22 nm [1] son algunas tecnologías usadas para escalado continuo de dispositivos CMOS complementarios con canal Si. Además de características como alta movilidad, nuevas arquitecturas de dispositivo como gate-all-around (GAA) [2] y transistores de efecto de campo de cuerpo ultra-delgado (FET) [3] son necesarias para mejorar control electrostático en nodos sub-10 nm. Ge-based GAA pFETs [4] y nFETs [5] con operación modo inversión (INV) han sido demostrados. Sin embargo, la formación de uniones en dispositivos INV Ge es un tema crítico debido a baja solubilidad de dopantes, rápida difusión de dopantes, y bajo presupuesto térmico. Para resolver estos temas, se han sugerido dispositivos sin uniones (JL) [6] que usan un canal fuertemente dopado con el mismo tipo de portador que las regiones fuente/drenaje (S/D) como alternativas. Sin embargo, el escalado rápido de transistores requiere desarrollo de dispositivos nuevos y más efectivos que puedan alcanzar a transistores modernos. En años recientes, JL-FETs se han encontrado prometedores como transistores de próxima generación. El JL-FET es básicamente un resistor en el que la densidad de portadores móviles puede controlarse por el gate. En estado ON, existe gran corriente de cuerpo, debido a concentración de dopaje relativamente alta en región de canal; la corriente de acumulación superficial se suma a esta corriente. El nivel de dopaje en JL-FET necesita ser alto para lograr impulso de corriente adecuado, mientras que la sección transversal del dispositivo necesita ser lo suficientemente pequeña para que el dispositivo pueda apagarse. Sin embargo, en el caso de JL-FETs altamente dopados, los portadores sufren dispersión por impurezas significativa, debido a lo cual la corriente de impulso se degrada significativamente [7]. Además, JL-FETs tienen ventajas de ser simples de fabricar y tener alta movilidad de carga y baja capacitancia de gate, en contraste con dispositivos INV [8-12]. Recientemente, JL-FETs de doble gate [13] y tri-gate con cuerpo conectado [14] Ge pMOSFETs fueron demostrados sobre sustratos germanium-on-insulator y Si bulk, respectivamente.

A medida que los dispositivos microelectrónicos continúan encogiéndose y los requisitos de proceso se vuelven cada vez más estrictos, el modelado y simulación de plasma se vuelve cada vez más atractivo como herramienta para diseño, control y optimización de reactores de plasma [15]. Varias técnicas se usan para simular el comportamiento de procesos de plasma basados en la disparidad en escalas de longitud y tiempo. Una de las técnicas de simulación, dinámica de fluidos computacional (CFD), se usa ampliamente para predecir campos de flujo para características de diseño de ingeniería y extrapolar limitaciones experimentales. Su modelado se ha aplicado para investigar fenómenos de mezcla de flujo [16], pero raro estudio en proceso de grabado. Por tanto, este estudio propuso caracterizar en detalle el campo de flujo térmico de reactores de plasma para proceso de grabado, y luego deducir parámetros numéricos que puedan ser beneficiosos para experimentos.

En este trabajo, el grabado se realizó para formar capas epitaxiales Ge suspendidas sobre Si así como otros semiconductores de aleación para integración de dispositivos. Los resultados simulados serán validados por experimentos; por tanto, condiciones iniciales y de frontera así como parámetros en modelo numérico serán modificados para mejorar confiabilidad de datos. Anticipamos que parámetros óptimos pueden obtenerse por experimentos y simulaciones para mejorar técnicas de grabado, y cumplir este desarrollo de transistor realizando mayor calidad de proceso de fabricación así como menor costo de producción.

Métodos/Experimental

Los sustratos iniciales fueron obleas SOI con capa superior de silicio de 70 nm (tipo p, 9-18 Ω·cm). Las obleas se limpiaron usando procesos estándar RCA clean 1 (SC-1) y RCA clean 2 (SC-2), para remover orgánicos, metales indeseados y partículas presentes. Esto fue seguido por enjuague en agua desionizada y secado en N₂. La película Ge se depositó en un reactor epitaxial de deposición química de vapor a baja presión (Epsilon 2000, ASM) usando 10% GeH₄ como precursor. Hidrógeno se usó como gas portador. Antes de la deposición de la película Ge, se realizó un pretratamiento in situ basado en HCl a 850 °C y 10 Torr para preparar la superficie de la oblea. La temperatura del sustrato fue luego cambiada a 400 °C para crecer una película Ge sobre la oblea SOI usando 10% GeH₄. Los espesores de las películas Ge depositadas se determinaron usando microscopía electrónica de transmisión (TEM, emisión térmica tipo Schottky, 0.5-200 kV). Las cristalinidades de las películas Ge se examinaron usando análisis de difracción de rayos X (XRD) (D8A, Bruker, radiación CuKα, λ = 1.5408 Å, 20-70°). Además, se realizaron barridos Ω-2θ alrededor del pico de difracción (004) usando un sistema X'Pert MRD (PANalytical). Un colimador de cristal de canal de doble pliegue Ge {400} se usó para seleccionar la radiación CuKα1. Durante mediciones XRD estándar, la muestra se fijó en posición horizontal, y el brazo de fuente y detector del difractómetro se movieron en modo θ-θ. Mapeo de espacio recíproco se realizó en modo de resolución media usando el colimador de cristal mencionado; rendijas de 0.4 mm de ancho estaban presentes en el brazo del detector frente al contador de centelleo. Los espesores de las capas Ge se determinaron via mediciones elipsométricas (M2000, J. A. Woollam Co., λ = 193-1690 nm). La aleta se formó por grabado plasma anisotrópico usando gas Cl₂/HBr. Después de la formación del gate ZrO₂/TiN, los S/D se implantaron con B (1 × 10¹⁵ cm⁻², 15 keV) y activaron por recocido térmico rápido a 550 °C por 30 s.

Mecanismo de Grabado en Seco Altamente Selectivo de Germanio

Reacciones de electrones y neutros son isótropas mientras que reacciones iónicas son altamente direccionales y varían con el bias aplicado. Ajustando la potencia de bias, los iones pueden acelerarse en la dirección deseada para ayudar la reacción de grabado. Se acepta generalmente que Br no reacciona espontáneamente con Si y que iones energéticos son necesarios para que la reacción ocurra. Átomos Br y Cl asistidos por iones pueden reaccionar con átomos Ge o Si espontáneamente bajo activación para formar productos volátiles GeBr₄, GeCl₄, SiBr₄ y SiCl₄, que se desorben de la superficie del sustrato y pueden bombearse. Esta reacción química asistida por iones de Si con Br se ha mostrado altamente anisotrópica. Tasas de grabado verticales más altas se obtuvieron usando HBr para variaciones de potencia de bias, lo que confirma que la adición de HBr en Cl₂ puede mejorar la tasa de grabado [17]. Dado que plasmas basados en Cl y Br graban Ge y Si por mecanismo asistido por iones, la energía de iones como Br⁺, Br²⁺, HBr⁺, Cl⁺ y Cl₂⁺ puede controlarse polarizando el portamuestras. No hay cambio pronunciado de tasa de grabado lateral al variar la potencia de bias para ambos grabados en superficie superior y área de necking. Se encontraron undercuts en estructuras de aleta grabadas usando mezclas HBr, en el área de necking, ya que el grabado lateral se vio realzado por defectos a lo largo de la interfaz Ge/Si. Y también la máscara potencialmente influye la evolución de forma debido al golpe de flanco lateral de flujo iónico. Este fenómeno se amplifica a medida que el perfil se vuelve más profundo y el componente lateral de velocidad iónica aumenta. Debido a la alta dependencia angular del proceso de grabado plasma HBr [18], así, se puede concluir que la estructura cristalina es relativamente más débil en la interfaz Ge/Si debido a átomos parcialmente unidos por dislocaciones de desajuste y enlaces Ge-Ge y Ge-Si relativamente débiles. Ajustando la relación HBr/Cl₂ y potencia de bias, diferentes tipos de estructuras tipo aleta pueden obtenerse durante fabricación de dispositivos Ge. Las propiedades de grabado de Ge y Si son muy similares. Gases que graban Si usualmente graban Ge a mayor tasa. Las fuerzas de enlaces Ge y Si se han mostrado Ge-Ge = 263.6 ± 7.1 kJ mol⁻¹ y Si-Si = 325 ± 7 kJ mol⁻¹ [2]. Diferentes potencias de bias se aplicaron para ajustar la tasa de grabado vertical por aceleración direccional de iones. Las imágenes se registraron después del proceso de pila gate. La tasa de grabado vertical se calculó desde la altura de la película relativa al sustrato óxido. Las tasas de grabado lateral se determinaron de dos partes de la aleta: el grabado lateral en la superficie superior de la aleta, y el grabado en el área de necking cerca de la interfaz Ge/Si. En resumen, la potencia de bias se encontró experimentalmente como el parámetro más crítico en el proceso de grabado y por tanto, afectando las características del dispositivo en consecuencia.

En este estudio, todos los procesos de grabado se realizaron en un reactor TCP 9600 de Lam Research. Este es un reactor de plasma acoplado por transformador que permite control separado de la potencia de la bobina (electrodo superior) y el bias del sustrato (electrodo inferior). Enfriamiento posterior por helio se incorporó para permitir que la temperatura del sustrato se controle más efectivamente. Las muestras se montaron en una oblea portadora Si de 6 pulg. con grasa de vacío antes de introducirse en la cámara de grabado. Química HBr/Cl₂ se explotó para el proceso de grabado anisotrópico. La presión del proceso se controló a 10 mTorr. La configuración experimental detallada y condiciones se ilustran en el estudio de Hsu et al. [4].

Modelo Físico

CFD se usa para acceder a la información interna dentro del reactor y el flujo se considera laminar con condición de frontera de deslizamiento debido a mayor número Knudsen en la cámara (Fig. 1). En la simulación presente, el flujo térmico de plasma se considera como mezcla en las ecuaciones de momentum; transporte de partículas se considera en las ecuaciones gobernantes de especies y reacciones químicas están involucradas en la pared del susceptor. Un caso modelo para simulación se ilustra en Fig. 3. El gas de entrada es una mezcla de cloro (Cl₂) y bromuro de hidrógeno (HBR). La velocidad de la mezcla en la entrada es 0.026 m/s con temperatura mantenida a 333 K. El susceptor y la pared de la cámara se calientan a temperatura de operación 473 K. Estos flujos de plasma impulsados por potencial eléctrico bias y tienen reacciones químicas en la superficie del susceptor de manera uniforme, repetible, y finalmente son descargados del reactor. Después de construir el modelado sólido por software CAD, el sistema de malla se construyó en grids estructurados con 50,000 nodos como se muestra en Fig. 3. La ecuación de conservación transitoria para transporte de una cantidad escalar φ se demuestra por la siguiente ecuación escrita en forma integral para un volumen de control arbitrario V como sigue [19]:

Modelo físico para simulación numérica de reactor de plasma. a Esquema de la cámara del reactor con condiciones de frontera prescritas. b Sistema de malla para simulaciones numéricas

donde ρ indica densidad; \( \vec{v} \) es vector velocidad; \( \vec{A} \) es vector área superficial; V es volumen; Γ es coeficiente de difusión para φ y S_φ es término fuente de φ por unidad de volumen. El símbolo φ puede ser reemplazado por 1 para ecuación de continuidad, u, v, y w son ecuaciones de momentum en direcciones X, Y, y Z, y Ci para ecuaciones de transporte de especies en la cámara del reactor respectivamente. Ec. (1*) puede expresarse en coordenadas generalizadas usando el enfoque de método de volúmenes finitos para simulación. Después de combinar condiciones de frontera, Ec. (1*) puede linearizarse y expresarse en el dominio computacional como un conjunto de ecuaciones algebraicas, que pueden resolverse por el algoritmo SIMPLE usando técnica CFD [19]. Notar que la mayoría de dispositivos de fabricación semiconductor operan muy por debajo de presión atmosférica. A tales bajas presiones, el flujo fluido está en régimen de deslizamiento y las condiciones de frontera no-deslizamiento normalmente usadas para velocidad y temperatura ya no son válidas. El presente flujo de plasma a presión muy baja está en régimen de deslizamiento, que está entre flujo molecular libre y régimen continuo [20]. Por tanto, condiciones de frontera de deslizamiento para velocidad y temperatura para modelar flujo fluido se imponen en nuestras simulaciones numéricas.

Los materiales semiconductores Si(s) y Ge(s) se graban en la superficie del susceptor calentado gobernados por las siguientes reacciones superficiales:

Las reacciones químicas son similares para grabado Si en Ec. (2*.1) y Ec. (2*.2), o grabado Ge en Ec. (2*.3) y Ec. (2*.4). Por tanto, el proceso de grabado Si por mezcla de cloro y bromuro de hidrógeno se demuestra en las siguientes simulaciones.

Resultados y Discusión

Caracterización de Materiales

Imágenes TEM de sección transversal de la capa Ge formada sobre sustrato SOI se muestran en Fig. 2a. Como se ve, dislocaciones de desajuste están presentes en la interfaz Ge/Si; estas, a su vez, resultan en dislocaciones de hilo a través de la película epitaxial Ge. Se piensa que estas dislocaciones de hilo acomodan el desajuste térmico entre Ge y Si. La mayoría de las dislocaciones de hilo terminaron dentro de 80 nm de la interfaz; sin embargo, muchas también se propagaron a la superficie de la película. La película epitaxial Ge sobre sustrato SOI fue implantada con boro y posteriormente activada, para examinar la distribución de dopante y nivel de activación. Para la parte superior de 130 nm de la capa Ge, la tasa de activación de boro fue ~85%, como se muestra en perfiles PCOR-SIMS y spreading resistance profiling (SRP) (ver Fig. 2b). La concentración de huecos cayó significativamente en el caso del fondo de la capa Ge cerca de la interfaz Ge/Si, debido a presencia de defectos y por límites de medición de SRP. En el caso de dispositivos fabricados, el Ge defectuoso cerca de la interfaz Ge/Si fue removido por grabado selectivo; así, las mediciones PCOR-SIMS y SRP realizadas en el canal deberían ser precisas. El nivel máximo de activación de ~3 × 10¹⁹ cm⁻³ es completamente consistente con el límite de activación convencional. Notar que debido a la activación a baja temperatura (550 °C) realizada durante implantación de boro, los S/D cerca del canal Si parasitario fueron altamente resistivos (Fig. 2); esto previno conducción parasitaria Si. La Figura 3 muestra las características capacitancia-voltaje (CV) de capacitores metal-aislante-semiconductor (MISCAPs) TiN/ZrO₂/Ge. Para prevenir formación de capa GeOₓ inestable durante deposición high-k y recocido post-deposición, el material basado en nitruro Ge₃N₄ y no GeO₂ se insertó como capa interfaz en la superficie Ge (001) a través de tratamiento plasma remoto NH₃/H₂. La capa ZrO₂ se depositó a 250 °C por 20 ciclos por deposición de capa atómica. Las curvas CV medidas no indican dispersión de frecuencia ni stretch-out de 1 KHz a 1 MHz y son consistentes. La pérdida, que crea niveles de trampa cerca de la interfaz ZrO₂/Ge, desplaza la energía de activación térmica para generación de portadores minoritarios desde la correspondiente a energía de banda prohibida p-Ge a energía midgap. El espesor de óxido equivalente (EOT) es 0.6 nm y el valor D_it (densidad de trampas interfaz) es ~3 × 10¹² cm² eV⁻¹ cerca del midgap, medido por método de conductancia a baja temperatura (ver recuadro Fig. 4).

a Imagen TEM de Ge tipo p sobre sustrato SOI. b Perfiles SIMS y SRP de capa epi-Ge dopada in situ con boro sobre SOI. La concentración de huecos es baja en el Ge defectuoso del fondo cerca de interfaz Ge/Si

Características C-V de MISCAPs TiN/ZrO₂/Ge con EOT ~ 0.6 nm

Dit medido por método de conductancia a baja temperatura

Simulación para Parámetros de Operación del Reactor

Un modelo típico de flujos de plasma laminar estacionario se simuló en computadoras personales de alta velocidad. El gas de entrada es una mezcla de Cl₂, que tiene fracción másica 0.75, y HBr, que tiene fracción másica 0.25. La Figura 5a ilustra contornos de entrada de baja temperatura, temperatura de operación más alta dentro y líneas de trayectoria de partículas en la cámara del reactor. La Figura 5b muestra contornos de fracción másica de producto SiCl₄, que tiene baja concentración sobre el susceptor y alta concentración debajo del susceptor hacia la salida. Además, mayor fracción másica de Cl₂ obtiene buen rendimiento en grabado, y este know-how ha sido validado por simulaciones presentes como se muestra en Fig. 6. El eje horizontal representa a lo largo de una posición radial en el susceptor y el eje vertical indica tasa de grabado (kg/m²·s) de Si. La Figura 6 muestra que el mejor proceso de grabado se logra por mezcla de entrada 75% Cl₂ y 25% HBr, y esta mezcla fue adoptada para conducir experimentos en este estudio.

Contornos de parámetros de plasma dentro del reactor. a Distribución de temperatura y líneas de trayectoria de partículas. b Contornos de fracción másica de producto SiCl₄

Tasas de grabado de Si en el susceptor desde mezclas de gases de entrada con varias fracciones

Otro caso para mostrar factibilidad de experimento asistido por computadora es distribución de potencial eléctrico en la cámara para grabado plasma. Basado en el mecanismo subyacente de este proceso de grabado, un modelo de simulación 2D fue desarrollado para la distribución de densidad de potencia de plasma como se muestra en Fig. 7 y fue usado para ajustar datos de medición, para confirmar la exactitud del modelo y asistir el experimento.

Simulación de distribución de potencial eléctrico para grabado plasma en la cámara

Como propuso Sugai [21], el voltaje de auto-bias puede relacionarse con capacitancias de vaina en electrodo RF (C_K) y electrodo tierra (C_A), y expresarse como sigue:

Según simulaciones presentes como se muestra en Fig. 7, el voltaje de auto-bias es aproximadamente -700 V, lo cual está cerca del valor teórico, -650 V, calculado desde Ec. (3*). Por tanto, se sugiere que la optimización se realice usando simulaciones para no solo ajustar los parámetros de proceso usados sino también modificar el hardware empleado. Esto ayudará a asegurar uniformidad en toda la corrida y llevará a procesos de alta calidad, bajo costo, optimizados.

Fabricación y Caracterización de Dispositivos

La capa epitaxial Ge se patrón en aletas con tamaños de característica deseados usando litografía e-beam. La aleta se formó por grabado anisotrópico con plasma basado en Cl₂/HBr para grabar el Ge de alta defectuosidad cerca de interfaz Ge/Si. La aleta Ge flotante en SOI se formó con la mayor selectividad de grabado de Ge que Si y la tasa de grabado mejorada de la región defectuosa [4]. Una capa de recubrimiento SiO₂ se depositó luego y se convirtió en espaciador después de patrón de gate. Después de definir la región activa, las pilas gate de capa ZrO₂ se formaron por ALD, respectivamente. Las secciones transversales de canal de dispositivos fabricados se muestran en Fig. 8. El ancho de aleta (W_fin) se usa para concentración de canal de 8 × 10¹⁹ cm⁻³ que se extrae usando método van der Pauw en capa Ge epi blanket sobre SOI. Notar que la controlabilidad del canal disminuye con aumento de concentración de canal y aumento de W_fin [12, 13]. La gran concentración de canal requiere pequeño W_fin para mantener bajo SS. Finalmente, los electrodos gate se definieron y depositaron. La Figura 9 muestra las características de salida y transferencia de un FinFET Ge triangular con ancho de aleta (W_fin) de 18 nm y longitud de gate (L_g) de 90 nm. La relación I_on/I_off del Ge JL-FET es tan alta como 10⁵ y el swing subumbral (SS) es ~100 mV dec⁻¹. Las características de transferencia del Si JL-FET se muestran en Fig. 10. La relación I_on/I_off del Si JL-FET es alta como ~10⁸, su SS es 90 mV dec⁻¹, su L_g es 80 nm, y su W_fin es 20 nm. La Figura 8 también muestra que el rango de voltaje de gate, ΔV_g, es aproximadamente 0.5 V y cercano a la banda prohibida de Ge (E_g/q = 0.66 V). Esto confirma que las curvas I_d-V_g mostradas en Fig. 8 son para un Ge FinFET. Sin embargo, el rango de voltaje de gate, ΔV_g, mostrado en Fig. 6 es aproximadamente 1.8 V y cercano a la banda prohibida de Si (E_g/q = 1.1 V) pero no a la de Ge (E_g/q = 0.66 V). Así, las curvas I_d-V_g mostradas en Fig. 9 son para un Si JL-FET y no un Ge JL-FET. Esta observación se basa en física de dispositivos semiconductores y está soportada por las curvas I_d-V_g experimentalmente determinadas de los Ge y Si FinFETs así como mapas TEM/EDS Si de sección transversal. Dos cosas son evidentes de los recuadros en Fig. 11. Los recuadros muestran las características de salida y transferencia del inesperado Si JL-FET después de sobre-grabado Ge; la relación I_on/I_off de este dispositivo es tan alta como 10⁸. Sin embargo, su corriente ON es solo 17 μA μm⁻¹ a -1 V. La alta relación I_on/I_off es atribuible a la capa Si y no a la capa Ge. Cuando solo queda la capa Si, el dispositivo es en realidad un Si JL-FET en lugar de un Ge JL-FET.

Esquemático de la fabricación del dispositivo. a Patrones de aleta. El material inicial es Ge (130 nm) sobre BOX. b Grabado anisotrópico y stripping de fotoresist. c Formación de gate por deposición atómica de ZrO₂ y deposición TiN. d Implantación de boro auto-alineada en S/D para buen contacto. Nota: el lado izquierdo es esquemático 3D y el lado derecho es la vista transversal correspondiente

Curvas I_d-V_g y I_d-V_d para el Ge FinFET

I_d-V_g y I_d-V_d para el Si FinFET después que el Ge superior se graba descuidadamente. Aunque I_on/I_off puede alcanzar 10⁸, su valor de corriente on es muy bajo

Mapeo TEM para la estructura de canal que sufre proceso de sobre-grabado

Conclusiones

Confirmamos la relación entre modelo de simulación y datos de medición. Por tanto, se sugiere que la optimización se realice usando simulaciones para no solo ajustar los parámetros de proceso usados sino también modificar el hardware empleado. Con la ayuda de simulaciones numéricas para determinar parámetros de operación para el reactor, mostramos que los parámetros para el proceso de grabado para formar canales Ge/Si pueden optimizarse a través de experimentos, para mejorar el proceso de grabado y ayudar el desarrollo de transistores mejorando la calidad de fabricación y reduciendo el costo de producción. Los resultados experimentales indicaron que la técnica de grabado en seco desarrollada para Ge FinFETs también es extremadamente útil para la fabricación de dispositivos CMOS de aleta alta.