Todo código conductual va dentro de module y endmodule. Cualquier diseño digital que crees, irá dentro de un bloque module. Puede tener o no puertos definidos - permiten señales entrar como input o salir como output. Módulo El módulo vacío en el ejemplo se llama testbench. Puedes nombrarlo como quie

Un conjunto de sentencias Verilog se ejecutan secuencialmente en simulación. Estas se colocan en un bloque procedimental. Hay dos tipos principales: initial y always. Sintaxis initial [sentencia única] initial begin [múltiples sentencias] end ¿Para qué sirve el bloque initial? Un bloque initial no

Un artículo previo mostró ejemplos de always para lógica combinacional. El always también se usa principalmente para lógica secuencial con elementos de memoria como flip-flops que retienen valores. Flip-Flop JK Un flip-flop JK almacena valores y tiene dos entradas de datos j y k, más reset rstn y cl

El bloque always de Verilog sirve tanto para lógica secuencial como combinacional. Un artículo previo mostró ejemplos con assign. Aquí exploramos los mismos diseños usando always. Ejemplo #1: Lógica combinacional simple El código implementa lógica combinacional simple con salida z tipo reg que se ac

Un bloque always es uno de los bloques procedimentales en Verilog. Las sentencias dentro se ejecutan secuencialmente. Sintaxis always @ (evento) [sentencia] always @ (evento) begin [múltiples sentencias] end El bloque always se ejecuta en algún evento particular. El evento se define por una lista d

Wires y variables multi-bit en Verilog pueden agruparse para formar un wire o variable multi-net mayor usando operadores de concatenación { y } separados por comas. La concatenación también permite expresiones y constantes con tamaño como operandos además de wires y variables. El tamaño de cada oper

Los datos que no se pueden procesar son inútiles; siempre hay algún cálculo requerido en circuitos digitales y sistemas computacionales. Veamos operadores en Verilog que permiten a herramientas de síntesis realizar elementos de hardware apropiados. Operadores Aritméticos Si el segundo operando de di

La sentencia assign de Verilog se usa típicamente para impulsar continuamente señales de tipo wire y se sintetiza como lógica combinacional. Aquí más ejemplos de diseño usando assign. Ejemplo #1: Lógica combinacional simple El código implementa lógica combinacional simple con salida z impulsada cont

Señales de tipo wire o tipos similares requieren asignación continua de valor. Por ejemplo, un cable eléctrico en protoboard: mientras se aplique +5V a un extremo, el componente en el otro extremo recibirá el voltaje. En Verilog, esto se realiza con la sentencia assign donde cualquier wire o tipo s

Como vimos, diseños grandes y complejos se construyen integrando múltiples módulos jerárquicamente. Los módulos pueden instanciarse dentro de otros y los puertos de estas instancias conectarse con otras señales dentro del módulo padre. Estas conexiones de puertos pueden hacerse vía lista ordenada o

Los puertos son un conjunto de señales que actúan como entradas y salidas de un módulo y son la forma principal de comunicarse con él. Piensa en un módulo como un chip fabricado colocado en un PCB: queda claro que la única forma de comunicarse con el chip es a través de sus pines. Los puertos son co

Un module es un bloque de código Verilog que implementa cierta funcionalidad. Los módulos pueden incrustarse en otros y un módulo de nivel superior se comunica con los de nivel inferior usando sus puertos de entrada y salida. Sintaxis Un módulo debe encerrarse entre module y endmodule. El nombre va

Una declaración de array de un net o variable puede ser escalar o vectorial. Cualquier número de dimensiones puede crearse especificando un rango de dirección tras el nombre del identificador, llamado array multi-dimensional. Arrays permitidos para reg, wire, integer y real. reg y1 [11:0];

Verilog necesita representar bits individuales y grupos de bits. Por ejemplo, un elemento secuencial de un bit es un flip-flop. Pero uno de 16 bits es un registro que guarda 16 bits. Para esto, Verilog tiene escalares y vectores en nets y variables. Escalar y Vector Una declaración de net o reg sin

La intención principal de los tipos de datos en Verilog es representar elementos de almacenamiento como bits en un flip-flop y elementos de transmisión como wires que conectan puertas lógicas y estructuras secuenciales. ¿Qué valores pueden tener las variables? Casi todos los tipos de datos solo pued

Las convenciones léxicas en Verilog son similares a C en el sentido de que contiene un flujo de tokens. Un token léxico puede consistir en uno o más caracteres y pueden ser comentarios, palabras clave, números, cadenas o espacios en blanco. Todas las líneas deben terminar con punto y coma ;. Verilog

Antes de ver más detalles del lenguaje Verilog, conviene entender las diferentes capas de abstracción en el diseño de chips. La capa superior es la arquitectura a nivel de sistema que define los sub-bloques y los agrupa por funcionalidad. Por ejemplo, un clúster de procesadores tendría múltiples núc

Un flujo de diseño típico sigue una estructura que puede dividirse en múltiples pasos. Algunas fases ocurren en paralelo y otras secuencialmente. Veremos cómo es un ciclo típico de proyecto en la industria actual. Requisitos Un cliente de una empresa de semiconductores suele ser otra compañía que pl

En los primeros días de los circuitos integrados, los ingenieros tenían que dibujar físicamente transistores y sus conexiones en papel para diseñarlos de forma que pudieran fabricarse en silicio. Circuitos más grandes y complejos demandaban más ingenieros, tiempo y recursos, y pronto surgió la neces

Verilog es un lenguaje de descripción de hardware (HDL) que capacita a ingenieros para modelar, simular y sintetizar lógica digital para FPGAs y ASICs. Junto a su primo cercano VHDL, Verilog es el lenguaje estándar de la industria tanto para currículos académicos como para desarrollo de productos co