Operadores de Verilog
Los datos que no se pueden procesar son bastante inútiles, siempre se requerirá alguna forma de cálculo en los circuitos digitales y los sistemas informáticos. Veamos algunos de los operadores en Verilog que permitirían que las herramientas de síntesis realicen elementos de hardware apropiados.
Operadores aritméticos de Verilog
Si el segundo operando de un operador de división o de módulo es cero, entonces el resultado será X. Si cualquiera de los operandos del operador de potencia es real, entonces el resultado también será real. El resultado será 1 si el segundo operando de un operador de potencia es 0 (a 0 ).
| Operador | Descripción |
|---|---|
| a + b | a más b |
| a - b | a menos b |
| a * b | a multiplicado por b |
| a/b | a dividido por b |
| a % b | a módulo b |
| a ** b | a elevado a b |
A continuación se muestra un ejemplo de cómo se utilizan los operadores aritméticos.
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45;
data2 = 9;
$display ("Add + = %d", data1 + data2);
$display ("Sub - = %d", data1 - data2);
$display ("Mul * = %d", data1 * data2);
$display ("Div / = %d", data1 / data2);
$display ("Mod %% = %d", data1 % data2);
$display ("Pow ** = %d", data2 ** 2);
end
endmodule
Registro de simulación ncsim> run Add + = 54 Sub - = 36 Mul * = 149 Div / = 5 Mod % = 0 Pow ** = 81 ncsim: *W,RNQUIE: Simulation is complete.
Operadores relacionales de Verilog
Una expresión con el operador relacional dará como resultado un 1 si la expresión se evalúa como verdadera y un 0 si es falsa. Si alguno de los operandos es X o Z, el resultado será X. Los operadores relacionales tienen una precedencia menor que los operadores aritméticos y todos los operadores relacionales tienen la misma precedencia.
| Operador | Descripción |
|---|---|
a | a menor que b | |
| a> b | a mayor que b |
| a <=b | a menor o igual que b |
| a>=b | a mayor o igual que b |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45;
data2 = 9;
$display ("Result for data1 >= data2 : %0d", data1 >= data2);
data1 = 45;
data2 = 45;
$display ("Result for data1 <= data2 : %0d", data1 <= data2); data1 = 9; data2 = 8; $display ("Result for data1 > data2 : %0d", data1 > data2);
data1 = 22;
data2 = 22;
$display ("Result for data1 < data2 : %0d", data1 < data2);
end
endmodule
Registro de simulación ncsim> run Result for data1 >= data2 : 1 Result for data1 <= data2 : 1 Result for data1 > data2 : 1 Result for data1 < data2 : 0 ncsim: *W,RNQUIE: Simulation is complete.
Operadores de igualdad de Verilog
Los operadores de igualdad tienen la misma precedencia entre ellos y tienen una precedencia menor que relacional operadores. El resultado es 1 si es verdadero y 0 si es falso. Si cualquiera de los operandos de igualdad lógica (==) o desigualdad lógica (!=) es X o Z, entonces el resultado será X. Puede usar el operador de igualdad de casos (===) o el operador de desigualdad de casos (!==) para coincidir incluyendo X y Z y siempre tendrá un valor conocido.
| Operador | Descripción |
|---|---|
| a ===b | a igual a b, incluyendo x y z |
| a !==b | a no es igual a b, incluyendo x y z |
| a ==b | a igual a b, el resultado puede ser desconocido |
| a !=b | a no es igual a b, el resultado puede ser desconocido |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45; data2 = 9; $display ("Result for data1(%0d) === data2(%0d) : %0d", data1, data2, data1 === data2);
data1 = 'b101x; data2 = 'b1011; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
data1 = 'b101x; data2 = 'b101x; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
data1 = 'b101z; data2 = 'b1z00; $display ("Result for data1(%0b) !== data2(%0b) : %0d", data1, data2, data1 !== data2);
data1 = 39; data2 = 39; $display ("Result for data1(%0d) == data2(%0d) : %0d", data1, data2, data1 == data2);
data1 = 14; data2 = 14; $display ("Result for data1(%0d) != data2(%0d) : %0d", data1, data2, data1 != data2);
end
endmodule
Registro de simulación ncsim> run Result for data1(45) === data2(9) : 0 Result for data1(101x) === data2(1011) : 0 Result for data1(101x) === data2(101x) : 1 Result for data1(101z) !== data2(1z00) : 1 Result for data1(39) == data2(39) : 1 Result for data1(14) != data2(14) : 0 ncsim: *W,RNQUIE: Simulation is complete.
Operadores lógicos de Verilog
El resultado de un and lógico (&&) es 1 o verdadero cuando ambos operandos son verdaderos o distintos de cero. El resultado de un o lógico (||) es 1 o verdadero cuando cualquiera de sus operandos es verdadero o distinto de cero. Si alguno de los operandos es X, entonces el resultado también será X. El operador de negación lógica (!) convertirá un operando distinto de cero o verdadero en 0 y un operando cero o falso en 1, mientras que una X permanecerá como una X.
| Operador | Descripción |
|---|---|
| a &&b | se evalúa como verdadero si y b son verdaderas |
| a || b | se evalúa como verdadero si o b son verdaderas |
| !a | Convierte valores distintos de cero a cero y viceversa |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45; data2 = 9; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 0; data2 = 4; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 'dx; data2 = 3; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 45; data2 = 9; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 0; data2 = 4; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 'dx; data2 = 3; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 4; $display ("Result of !data1(%0d) : %0d", data1, !data1);
data1 = 0; $display ("Result of !data1(%0d) : %0d", data1, !data1);
end
endmodule
Registro de simulación ncsim> run Result of data1(45) && data2(9) : 1 Result of data1(0) && data2(4) : 0 Result of data1(x) && data2(3) : x Result of data1(Z) && data2(5) : 1 Result of data1(45) || data2(9) : 1 Result of data1(0) || data2(4) : 1 Result of data1(x) || data2(3) : 1 Result of data1(Z) || data2(5) : 1 Result of !data1(4) : 0 Result of !data1(0) : 1 ncsim: *W,RNQUIE: Simulation is complete.
Operadores bit a bit de Verilog
Este operador combinará un bit en un operando con su bit correspondiente en el otro operando para calcular el resultado de un solo bit.
| & | 0 | 1 | x | z |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 1 | x | x |
| x | 0 | x | x | x |
| z | 0 | x | x | x |
| | | 0 | 1 | x | z |
|---|---|---|---|---|
| 0 | 0 | 1 | x | x |
| 1 | 1 | 1 | 1 | 1 |
| x | x | 1 | x | x |
| z | x | 1 | x | x |
module des;
reg data1 [4] ;
reg data2 [4] ;
int i, j;
initial begin
data1[0] = 0; data2[0] = 0;
data1[1] = 1; data2[1] = 1;
data1[2] = 'x; data2[2] = 'x;
data1[3] = 'z; data2[3] = 'z;
for (i = 0; i < 4; i += 1) begin
for (j = 0; j < 4; j += 1) begin
$display ("data1(%0d) & data2(%0d) = %0d", data1[i], data2[j], data1[i] & data2[j]);
end
end
end
endmodule
Registro de simulación ncsim> run data1(0) & data2(0) = 0 data1(0) & data2(1) = 0 data1(0) & data2(x) = 0 data1(0) & data2(z) = 0 data1(1) & data2(0) = 0 data1(1) & data2(1) = 1 data1(1) & data2(x) = x data1(1) & data2(z) = x data1(x) & data2(0) = 0 data1(x) & data2(1) = x data1(x) & data2(x) = x data1(x) & data2(z) = x data1(z) & data2(0) = 0 data1(z) & data2(1) = x data1(z) & data2(x) = x data1(z) & data2(z) = x ncsim: *W,RNQUIE: Simulation is complete.
Operadores de turno de Verilog
Hay dos tipos de operadores de desplazamiento:
- Operadores de desplazamiento lógico :<< and>>
- Operadores de desplazamiento aritmético:<<
>>
module des;
reg [7:0] data;
int i;
initial begin
data = 8'h1;
$display ("Original data = 'd%0d or 'b%0b", data, data);
for (i = 0; i < 8; i +=1 ) begin
$display ("data << %0d = 'b%b", i, data << i);
end
data = 8'h80;
$display ("Original data = 'd%0d or 'b%0b", data, data);
for (i = 0; i < 8; i +=1 ) begin $display ("data >> %0d = 'b%b", i, data >> i);
end
data = 8'h1;
$display ("
data >> 1 = 'b%b", data >> 1);
end
endmodule
Registro de simulación ncsim> run Original data = 'd1 or 'b00000001 data << 0 = 'b00000001 data << 1 = 'b00000010 data << 2 = 'b00000100 data << 3 = 'b00001000 data << 4 = 'b00010000 data << 5 = 'b00100000 data << 6 = 'b01000000 data << 7 = 'b10000000 Original data = 'd128 or 'b10000000 data >> 0 = 'b10000000 data >> 1 = 'b01000000 data >> 2 = 'b00100000 data >> 3 = 'b00010000 data >> 4 = 'b00001000 data >> 5 = 'b00000100 data >> 6 = 'b00000010 data >> 7 = 'b00000001 data >> 1 = 'b00000000 ncsim: *W,RNQUIE: Simulation is complete.
Verilog