Guía paso a paso: Diseño del parpadeo de LED en FPGA Fase 1: Diseño HDL (VHDL / Verilog) Objetivo: Hacer parpadear un LED a 100 Hz, 50 Hz, 10 Hz u 1 Hz (ciclo de trabajo 50%) mediante dos interruptores selectores y una entrada de habilitación (LED_EN). El FPGA funciona con un oscilador de 25 MHz. T

En este artículo, presentaré un módulo VHDL que puede mostrar un número de dos dígitos en el Pmod SSD: Display de siete segmentos de Digilent. El display dual de 7 segmentos es compatible con la interfaz Pmod, lo que significa que puede usarlo sin soldadura. Encaja en el conector Pmod, que es estánd

* Este artículo contiene un enlace de afiliado para VPS UpCloud La entrega continua y la integración continua son metodologías de desarrollo de software ágil que acortan el tiempo de ciclo entre cambio de código y despliegue. Al usar automatización para verificar cambios de código y construir archi

Cómo Ver Variables VHDL en su Forma de Onda de Simulación ModelSim tiene una forma de ver variables VHDL durante la simulación, pero no lo pone fácil. En ModelSim, la ventana Objects nunca muestra variables. Ventana Objects de ModelSim, Sin Variables Las variables se pueden habilitar mostrando pri

Tutorial – Uso de ModelSim para Simulación, para Principiantes ModelSim es un programa de Mentor Graphics para simular diseños VHDL y Verilog. Es el software de simulación más usado en empresas y educación. Este tutorial explica por qué la simulación es importante y cómo obtener ModelSim Student Edi

Tutorial – Introducción a VHDL VHDL es un acrónimo horrible. Significa VHSIC Hardware Description Language. ¡Un acrónimo dentro de otro acrónimo, genial! VHSIC significa Very High Speed Integrated Circuit. Por tanto, VHDL expandido es Very High Speed Integrated Circuit Hardware Description Language.

VHDL (VHSIC Hardware Description Language) es un lenguaje de computadora especializado usado para modelar, diseñar y verificar circuitos integrados digitales. A diferencia de lenguajes de programación general-purpose como Java o C++, VHDL no está destinado a construir aplicaciones software; en su lu

El diseño VHDL y FPGA puede sentirse costoso, pero estudiantes pueden acceder a herramientas de vanguardia sin coste. Abajo hay una guía paso a paso para instalar dos de las herramientas VHDL más confiables —un simulador estándar de industria y un editor ligero y gratis— para que puedas empezar a co

Cuando aprendes un nuevo lenguaje, imprimir un mensaje simple es un sanity check clásico. Dominar la salida de ¡Hola Mundo! confirma que tu entorno está configurado correctamente y te da una vista de la sintaxis core del lenguaje. VHDL es un lenguaje de descripción de hardware, no un lenguaje de so

En nuestro tutorial previo comparamos un proceso VHDL a un hilo de programa e introdujimos la sentencia wait;, que suspende un proceso indefinidamente. Pero ¿qué pasa si necesitas que un proceso pause por una duración específica? Remover el wait; completamente dispara error de compilador porque tod

En el tutorial previo cubrimos delays de timing con la sentencia wait for y exploramos bucles de proceso. Ahora nos enfocaremos en un constructo core de VHDL que permite ejecutar código una vez y luego repetir un bloque hasta que se cumpla una condición específica: la sentencia loop. Mientras un pr

En el tutorial previo exploramos cómo crear un bucle infinito usando la sentencia loop y salir de él con exit. ¿Qué pasa si necesitamos que el bucle corra un número específico de veces? El For-Loop es la solución más directa. Un For-Loop itera sobre un rango fijo de enteros o items enumerados. El v

Basándonos en nuestra exploración previa de bucles for, este tutorial profundiza en el bucle while —un constructo potente que permite controlar iteración basada en condiciones dinámicas en lugar de un rango predeterminado. El bucle while ejecuta su cuerpo repetidamente mientras la condición especif

Testea tus conocimientos VHDL – Quiz Interactivo Parte 1 ¡Felicidades por completar el primer capítulo de nuestra serie Tutoriales Básicos VHDL! Pon a prueba tus conocimientos con este quiz. Cada pregunta está diseñada para reforzar conceptos clave y ayudarte a medir tu progreso hacia convertirte en

En nuestro tutorial previo exploramos cómo declarar una variable dentro de un proceso. Las variables son ideales para trabajo algorítmico local, pero no pueden verse fuera de ese proceso. Cuando necesitas un valor compartido con otras partes del diseño, usas una señal. Las señales se declaran en la

En nuestro tutorial previo exploramos las diferencias entre señales y variables en VHDL, enfatizando que las señales tienen alcance más amplio que las variables, confinadas a un solo proceso. La siguiente pregunta lógica es cómo coordinar múltiples procesos usando señales. Más allá del familiar wai

En el tutorial previo usamos una expresión condicional con la sentencia Wait Until para disparar un proceso solo cuando dos señales de contador coincidían. ¿Qué pasa si necesitamos que el programa tome acciones diferentes basadas en entradas variables? El constructo If-Then-Elsif-Else nos permite r

En VHDL de nivel producción, los procesos se controlan típicamente mediante una lista de sensibilidad en lugar de sentencias wait. Una lista de sensibilidad enumera cada señal que debe despertar el proceso cuando cambia. Mientras que wait on y wait until son convenientes para simulación, rara vez

En VHDL, el tipo std_logic es la piedra angular para representar un solo bit en un cable físico. A diferencia del tipo simple integer usado en tutoriales anteriores, std_logic ofrece un conjunto más rico de valores que modelan el comportamiento real de señales digitales con mayor precisión. Mientra

El tipo std_logic_vector es el estándar de VHDL para definir buses de señales. Mientras que std_logic modela el estado de un solo cable, std_logic_vector extiende eso a un array de cables, permitiendo la representación de buses multi-bit. A diferencia del std_logic de un solo bit, std_logic_vector