Los tipos con y sin signo en VHDL son vectores de bits, al igual que el tipo std_logic_vector. La diferencia es que, si bien std_logic_vector es excelente para implementar buses de datos, es inútil para realizar operaciones aritméticas. Si intenta agregar cualquier número a un tipo std_logic_vector

Una declaración concurrente en VHDL es una asignación de señal dentro de la arquitectura, pero fuera de una construcción de proceso normal. La instrucción concurrente también se conoce como asignación concurrente o proceso concurrente. Cuando crea una declaración concurrente, en realidad está crean

La declaración Case-When hará que el programa tome una de varias rutas diferentes, según el valor de una señal, variable o expresión. Es una alternativa más elegante a una instrucción If-Then-Elsif-Else con múltiples Elsif. Otros lenguajes de programación tienen construcciones similares, usando pal

Un módulo es una unidad autónoma de código VHDL. Los módulos se comunican con el mundo exterior a través de la entidad . Mapa del puerto es la parte de la instanciación del módulo en la que declara a qué señales locales se conectarán las entradas y salidas del módulo. En tutoriales anteriores de es

La creación de módulos es una excelente manera de reutilizar el código, pero a menudo necesita el mismo módulo con variaciones más pequeñas a lo largo de su diseño. Para eso están los genéricos y el mapa genérico. Le permite configurar ciertas partes del módulo en tiempo de compilación. Las constan

La gran mayoría de los diseños de VHDL utilizan lógica sincronizada , también conocido como lógica síncrona o lógica secuencial . Un proceso cronometrado se activa solo por una señal de reloj maestro, no cuando cambia cualquiera de las otras señales de entrada. El componente básico de la lógica sin

¡Pon a prueba tu progreso con este cuestionario de VHDL después de completar los tutoriales 12-17 de la serie Tutorial básico de VHDL! ¿Qué afirmación es verdadera sobre el tipo firmado? Pueden representan valores más altos que los tipos sin firmar Si el el bit más a la izquierda es 1 el valo

En tutoriales anteriores hemos usado el wait for declaración para retrasar el tiempo en la simulación. Pero, ¿qué pasa con los módulos de producción? El wait for declaración no se puede utilizar para eso. Eso solo funciona en la simulación porque no podemos simplemente decirles a los electrones en u

Un procedimiento es un tipo de subprograma en VHDL que puede ayudarnos a evitar la repetición de código. A veces surge la necesidad de realizar operaciones idénticas en varios lugares a lo largo del diseño. Si bien crear un módulo puede ser excesivo para operaciones menores, a menudo lo que desea es

Una máquina de estados finitos (FSM) es un mecanismo cuya salida depende no solo del estado actual de la entrada, sino también de valores pasados ​​de entrada y salida. Siempre que necesite crear algún tipo de algoritmo dependiente del tiempo en VHDL, o si se enfrenta al problema de implementar un

Las funciones son subprogramas en VHDL que se pueden usar para implementar algoritmos de uso frecuente. Una función toma cero o más valores de entrada y siempre devuelve un valor. Además del valor devuelto, lo que distingue a una función de un procedimiento es que no puede contener declaraciones de

Una función impura puede leer o escribir cualquier señal dentro de su alcance, también aquellas que no están en la lista de parámetros. Decimos que la función tiene efectos secundarios . Lo que queremos decir con efectos secundarios es que no se garantiza que la función devuelva el mismo valor cada

Es posible conducir señales externas desde un procedimiento. Siempre que la señal esté dentro del alcance del procedimiento, se puede acceder a ella para lectura o escritura, incluso si no figura en la lista de parámetros. Los procedimientos que se declaran en la región declarativa de la arquitectu

¡Pon a prueba tu progreso con este cuestionario de VHDL después de completar la parte 4 de la serie de tutoriales básicos de VHDL! ¿Cómo medimos el tiempo real en VHDL? Al usar una declaración de esperar 1 ns Contando períodos de reloj Al explotar retraso de propagación ¡Correcto! ¡Equivoca

La lista enlazada es una estructura de datos dinámica. Se puede utilizar una lista enlazada cuando no se conoce de antemano el número total de elementos. Crece y se reduce en la memoria, en relación con la cantidad de elementos que contiene. Las listas enlazadas se implementan más convenientemente

Un banco de pruebas de autocomprobación es un programa VHDL que verifica la corrección del dispositivo bajo prueba (DUT) sin depender de un operador para inspeccionar manualmente la salida. El banco de pruebas de autocomprobación se ejecuta por sí solo e imprime un mensaje de OK o Error al final. C

Un banco de pruebas interactivo es una configuración de simulador donde un operador proporciona la entrada al dispositivo bajo prueba (DUT) mientras el banco de pruebas está funcionando. En la mayoría de los casos, esto significa que debe ingresar comandos en la consola del simulador para proporcion

Los búferes circulares son construcciones populares para crear colas en lenguajes de programación secuencial, pero también se pueden implementar en hardware. En este artículo, crearemos un búfer de anillo en VHDL para implementar un FIFO en RAM de bloque. Hay muchas decisiones de diseño que tendrá

La verificación aleatoria restringida es una estrategia de banco de pruebas que se basa en generar transacciones pseudoaleatorias para el dispositivo bajo prueba (DUT). El objetivo es lograr una cobertura funcional de una serie de eventos predefinidos a través de la interacción aleatoria con el DUT.

Estoy emocionado de anunciar que el curso de VHDL y FPGA en el que he estado trabajando durante los últimos seis meses está comenzando a completarse. El curso se encuentra en versión beta en este momento y planeo lanzarlo por primera vez este otoño. ¿Para quién es el curso de FPGA? El curso de FPGA