VHDL tiene un generador pseudoaleatorio incorporado, pero solo puede generar números de coma flotante entre 0 y 1. Afortunadamente, puede derivar de esto cualquier otro tipo de formato de datos aleatorios que necesite. Continúe leyendo este artículo para descubrir cómo producir real o integer valore

La modulación de ancho de pulso (PWM) es una forma eficiente de controlar la electrónica analógica desde pines FPGA puramente digitales. En lugar de intentar regular el voltaje analógico, PWM enciende y apaga rápidamente la corriente de suministro a plena potencia del dispositivo analógico. Este mét

Me di cuenta de que muchos de los dispositivos que compré en los últimos años han pasado del parpadeo del LED a la respiración del LED. La mayoría de los aparatos electrónicos contienen un LED de estado cuyo comportamiento brinda indicaciones de lo que sucede dentro del dispositivo. Mi cepillo de d

¿Cómo se detiene el simulador VHDL cuando se completa la simulación? Hay varias maneras de hacer eso. En este artículo, examinaremos las formas más comunes de finalizar una ejecución exitosa del banco de pruebas. El código VHDL que se presenta aquí es universal y debería funcionar en cualquier simu

La mayoría de los simuladores VHDL utilizan el lenguaje de comandos de herramientas (Tcl) como lenguaje de secuencias de comandos. Cuando escribes un comando en la consola del simulador, estás usando Tcl. Además, puede crear scripts con Tcl que se ejecutan en el simulador e interactúan con su código

Los servos modelo controlados por radio (RC) son actuadores diminutos que se utilizan normalmente en modelos de aviones, automóviles y barcos para aficionados. Permiten al operador controlar el vehículo a través de un enlace de radio de forma remota. Debido a que los modelos RC existen desde hace mu

La declaración de generación en VHDL puede duplicar automáticamente un bloque de código para cierres con señales, procesos e instancias idénticas. Es un bucle for para la región de la arquitectura que puede crear procesos encadenados o instancias de módulos. A diferencia de un bucle for regular,

Las cadenas de texto en VHDL generalmente se limitan a matrices de caracteres de longitud fija. Eso tiene sentido porque VHDL describe hardware y las cadenas de longitud genérica requieren memoria dinámica. Para definir una matriz de cadenas, debe asignar espacio en tiempo de compilación para la ma

Este tutorial cubre el uso del Integrated Logic Analyzer (ILA) y Entrada/Salida Virtual (VIO) núcleos para depurar y monitorear su diseño VHDL en el IDE de Xilinx Vivado. En muchos casos, los diseñadores necesitan realizar una verificación en el chip. Es decir, obtener acceso al comportamiento de u

Al diseñar VHDL para aplicaciones FPGA críticas para la seguridad, no es suficiente escribir bancos de prueba al máximo. Debe presentar una prueba de que el módulo funciona según lo previsto y sin efectos secundarios no deseados. Las técnicas de verificación formal pueden ayudarlo a asignar un requ

VUnit es uno de los marcos de verificación de VHDL de código abierto más populares disponibles en la actualidad. Combina un ejecutor de conjunto de pruebas de Python con una biblioteca VHDL dedicada para automatizar sus bancos de pruebas. Para brindarle este tutorial gratuito de VUnit, VHDLwhiz r

¿Alguna vez ha querido ejecutar una simulación VHDL que incluya un núcleo IP de Quartus a través del marco de verificación de VUnit? Eso es lo que tenía en mente el ingeniero de FPGA Konstantinos Paraskevopoulos, pero no pudo encontrar un tutorial adecuado para ello. Afortunadamente, usó su talento

Las variables en VHDL actúan de manera similar a las variables en C. Su valor es válido en la ubicación exacta del código donde se modifica la variable. Por tanto, si una señal utiliza el valor de la variable antes la asignación, tendrá el antiguo valor de la variable. Si una señal usa el valor de l

Todos los diseñadores digitales deben comprender cómo funcionan las matemáticas dentro de un FPGA o ASIC. El primer paso para eso es comprender cómo funcionan los tipos de señales firmadas y no firmadas. Los tipos firmados y sin firmar existen en numeric_std paquete, que forma parte de la biblioteca

La construcción Record en VHDL se puede usar para simplificar su código. Los registros son similares a las estructuras en C . Los registros se utilizan con mayor frecuencia para definir un nuevo tipo de VHDL. Este nuevo tipo contiene cualquier grupo de señales que el usuario desee. La mayoría de las

Los procedimientos son parte de un grupo de estructuras llamadas subprogramas. Los procedimientos son pequeñas secciones de código que realizan una operación que se reutiliza en todo el código. Esto sirve para limpiar el código y permitir su reutilización. Los procedimientos pueden tomar entradas y

Uso de los archivos de paquete Numeric_Std y Std_Logic_Arith A continuación se muestran las conversiones más comunes utilizadas en VHDL. La página está dividida en dos secciones. La primera mitad de la página muestra las conversiones utilizando el archivo de paquete Numeric_Std. La segunda mitad de

Parte 1:Diseño de VHDL o Verilog Este tutorial muestra la construcción de código VHDL y Verilog que hace parpadear un LED a una frecuencia específica. Se muestran tanto VHDL como Verilog, y puede elegir cuál desea aprender primero. Cada vez que se escribe código de diseño, el diseñador de FPGA debe

Uso de VHDL Process o Verilog Always Blocks Este tutorial muestra cómo escribir bloques de VHDL o Verilog que están contenidos en un Proceso o un Bloquear siempre respectivamente. Los procesos (en VHDL) y los Bloques siempre (en Verilog) son fundamentales y deben entenderse bien. Se comportan exact

VHDL es un acrónimo horrible. Significa V HSIC H hardware D escripción L idioma Un acrónimo dentro de un acrónimo, impresionante! VHSIC significa V ery H alta S orinar yo C integrado circuito Por lo tanto, VHDL expandido es V Circuito integrado de alta velocidad H hardware D escripción L idioma UPH