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Guía completa de conversiones de tipos VHDL con Numeric_Std y Std_Logic_Arith

Uso de ambos paquetes Numeric_Std y Std_Logic_Arith

A continuación encontrará las conversiones de tipos VHDL más usadas. El artículo se divide en dos secciones: la primera muestra conversiones que dependen del paquete moderno numeric_std, mientras la segunda demuestra conversiones equivalentes usando el paquete legado std_logic_arith. Aunque muchos diseñadores aún emplean std_logic_arith, la práctica recomendada por la industria es numeric_std por su claridad y portabilidad.

Observe que muchos ejemplos emplean el atributo VHDL 'length, que asegura que su código se adapte automáticamente a cambios en el ancho del vector —una estrategia clave para diseños reutilizables y mantenibles.

Conversiones de ejemplo usando Numeric Std

Conversiones de ejemplo usando Std_Logic_Arith

Convertir de Entero a Signed usando Numeric_Std

La función to_signed requiere dos argumentos: el entero a convertir y el ancho de vector deseado. Usar el atributo 'length mantiene el código flexible.

signal input_3 : integer; signal output_3 : signed(3 downto 0); output_3 <= to_signed(input_3, output_3'length);

Convertir de Entero a Std_Logic_Vector usando Numeric_Std

Determine si el rango del entero es signed o unsigned. Para valores solo positivos use to_unsigned; para valores signed use to_signed. Ambas funciones aceptan el valor y el ancho objetivo.

signal input_1 : integer; signal output_1a : std_logic_vector(3 downto 0); signal output_1b : std_logic_vector(3 downto 0); -- Enteros positivos únicamente output_1a <= std_logic_vector(to_unsigned(input_1, output_1a'length)); -- Enteros signed o unsigned output_1b <= std_logic_vector(to_signed(input_1, output_1b'length));

Convertir de Entero a Unsigned usando Numeric_Std

signal input_2 : integer; signal output_2 : unsigned(3 downto 0); output_2 <= to_unsigned(input_2, output_2'length);

Convertir de Std_Logic_Vector a Entero usando Numeric_Std

Primero caste el vector a unsigned o signed según la semántica de los datos, luego aplique to_integer.

signal input_4 : std_logic_vector(3 downto 0); signal output_4a : integer; signal output_4b : integer; -- Caso unsigned output_4a <= to_integer(unsigned(input_4)); -- Caso signed output_4b <= to_integer(signed(input_4));

Convertir de Std_Logic_Vector a Signed usando Numeric_Std

signal input_6 : std_logic_vector(3 downto 0); signal output_6 : signed(3 downto 0); output_6 <= signed(input_6);

Convertir de Std_Logic_Vector a Unsigned usando Numeric_Std

signal input_5 : std_logic_vector(3 downto 0); signal output_5 : unsigned(3 downto 0); output_5 <= unsigned(input_5);

Convertir de Signed a Entero usando Numeric_Std

signal input_10 : signed(3 downto 0); signal output_10 : integer; output_10 <= to_integer(input_10);

Convertir de Signed a Std_Logic_Vector usando Numeric_Std

signal input_11 : signed(3 downto 0); signal output_11 : std_logic_vector(3 downto 0); output_11 <= std_logic_vector(input_11);

Convertir de Signed a Unsigned usando Numeric_Std

signal input_12 : signed(3 downto 0); signal output_12 : unsigned(3 downto 0); output_12 <= unsigned(input_12);

Convertir de Unsigned a Entero usando Numeric_Std

signal input_7 : unsigned(3 downto 0); signal output_7 : integer; output_7 <= to_integer(input_7);

Convertir de Unsigned a Signed usando Numeric_Std

signal input_9 : unsigned(3 downto 0); signal output_9 : signed(3 downto 0); output_9 <= signed(input_9);

Convertir de Unsigned a Std_Logic_Vector usando Numeric_Std

signal input_8 : unsigned(3 downto 0); signal output_8 : std_logic_vector(3 downto 0); output_8 <= std_logic_vector(input_8);

Convertir de Entero a Signed usando Std_Logic_Arith

signal input_3 : integer; signal output_3 : signed(3 downto 0); output_3 <= conv_signed(input_3, output_3'length);

Convertir de Entero a Std_Logic_Vector usando Std_Logic_Arith

signal input_1 : integer; signal output_1 : std_logic_vector(3 downto 0); output_1 <= conv_std_logic_vector(input_1, output_1'length);

Convertir de Entero a Unsigned usando Std_Logic_Arith

signal input_2 : integer; signal output_2 : unsigned(3 downto 0); output_2 <= conv_unsigned(input_2, output_2'length);

Convertir de Std_Logic_Vector a Entero usando Std_Logic_Arith

signal input_4 : std_logic_vector(3 downto 0); signal output_4a : integer; signal output_4b : integer; -- Caso unsigned output_4a <= conv_integer(unsigned(input_4)); -- Caso signed output_4b <= conv_integer(signed(input_4));

Convertir de Std_Logic_Vector a Signed usando Std_Logic_Arith

signal input_6 : std_logic_vector(3 downto 0); signal output_6 : signed(3 downto 0); output_6 <= signed(input_6);

Convertir de Std_Logic_Vector a Unsigned usando Std_Logic_Arith

signal input_5 : std_logic_vector(3 downto 0); signal output_5 : unsigned(3 downto 0); output_5 <= unsigned(input_5);

Convertir de Signed a Entero usando Std_Logic_Arith

signal input_10 : signed(3 downto 0); signal output_10 : integer; output_10 <= conv_integer(input_10);

Convertir de Signed a Std_Logic_Vector usando Std_Logic_Arith

signal input_11 : signed(3 downto 0); signal output_11 : std_logic_vector(3 downto 0); output_11 <= std_logic_vector(input_11);

Convertir de Signed a Unsigned usando Std_Logic_Arith

signal input_12 : signed(3 downto 0); signal output_12 : unsigned(3 downto 0); output_12 <= unsigned(input_12);

Convertir de Unsigned a Entero usando Std_Logic_Arith

signal input_7 : unsigned(3 downto 0); signal output_7 : integer; output_7 <= conv_integer(input_7);

Convertir de Unsigned a Signed usando Std_Logic_Arith

signal input_9 : unsigned(3 downto 0); signal output_9 : signed(3 downto 0); output_9 <= signed(input_9);

Convertir de Unsigned a Std_Logic_Vector usando Std_Logic_Arith

signal input_8 : unsigned(3 downto 0); signal output_8 : std_logic_vector(3 downto 0); output_8 <= std_logic_vector(input_8);


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