Cómo Ver Variables VHDL en ModelSim Durante la Simulación
Cómo Ver Variables VHDL en su Forma de Onda de Simulación
ModelSim tiene una forma de ver variables VHDL durante la simulación, pero no lo pone fácil. En ModelSim, la ventana Objects nunca muestra variables.
Ventana Objects de ModelSim, Sin Variables
Las variables se pueden habilitar mostrando primero los procesos. Esto se hace clic derecho en el diseño cuyas variables quiere ver. Vaya a Show y marque que Processes se muestren.
Cómo Ver sus Procesos en el Diseño
Una vez hecho, su diseño mostrará nombres de procesos debajo (por eso es buena idea etiquetar sus procesos).
Procesos Visibles
Ahora necesita ver Locals. Una variable es un Local porque no existe fuera del proceso donde se creó. Es local a un proceso. Esto se hace en el menú View de ModelSim. Asegúrese de que Locals esté marcado.
Cómo Habilitar Locals en ModelSim
Ahora debería ver sus variables. Haga clic en el proceso que creó las variables que quiere ver. Verá todas las variables locales a ese proceso en la ventana Locals. Para verlas en la ventana waveform, haga clic y arrástrelas a la ventana Waveform de ModelSim.
Variables Visibles en Ventana Locals de ModelSim
La imagen final muestra una forma de onda con variables. Si ejecuta la misma simulación repetidamente, intente guardar la forma de onda como archivo .do para no repetir estos pasos para añadir variables en el futuro.
Variable Mostrada en Ventana Waveform de ModelSim
VHDL
- Dominando lógica condicional en VHDL: If-Then-Elsif-Else explicado
- Generación de números aleatorios en VHDL: De uniforme a OSVVM
- Cómo construir un testbench de auto-comprobación en VHDL: Guía práctica
- Dominando la verificación formal de módulos VHDL con PSL
- Guía para Principiantes: Uso de ModelSim para Simulación FPGA y ASIC
- Dominando la sentencia Case-When en VHDL: Diseño eficiente de multiplexores
- Testea tus conocimientos VHDL – Quiz interactivo Parte 1
- Dominando constructos Loop y Exit en VHDL: Guía práctica
- Tu primer programa VHDL: Tutorial paso a paso Hello World
- Domine VHDL: Introducción Completa para Diseño FPGA y ASIC
- Implementación de lista enlazada dinámica en VHDL con tipos protegidos y punteros de acceso