Fundamentos de Verilog: Diseñando tu primera compuerta AND

Verilog es un lenguaje de descripción de hardware (HDL) que capacita a ingenieros para modelar, simular y sintetizar lógica digital para FPGAs y ASICs. Junto a su primo cercano VHDL, Verilog es el lenguaje estándar de la industria tanto para currículos académicos como para desarrollo de productos comerciales.

Si es nuevo en el mundo de la lógica programable o diseño de silicio, esta guía le lleva a través de los fundamentos de Verilog y le muestra cómo construir una compuerta AND simple —un elemento fundamental de todo sistema digital.

A diferencia de lenguajes de software de alto nivel como Java o C, Verilog describe hardware a nivel de compuerta. El resultado es código que puede mapearse directamente a silicio, dando a diseñadores control fino sobre temporización, potencia y área.

A continuación se muestra un diagrama de una clásica compuerta AND de dos entradas que modelaremos en Verilog.

Sumérjase en la implementación Verilog.

En Verilog, el bloque de construcción es el wire. Para este ejemplo, trataremos un wire como una señal binaria que solo puede ser 0 o 1.

 wire and_temp; assign and_temp = input_1 & input_2; 

La primera línea declara un wire llamado and_temp. La segunda línea le asigna el resultado de un AND lógico entre input_1 y input_2. En Verilog, el ampersand (&) es el operador AND booleano.

Todas las señales que un módulo expone se listan en su cabecera module. La palabra clave module introduce un bloque de código autónomo con entradas y salidas definidas.

 module example_and_gate ( input_1, input_2, and_result ); input input_1; input input_2; output and_result; 

Finalmente, conectamos la señal interna and_temp a la salida externa and_result y cerramos el módulo.

 /////////////////////////////////////////////////////////////////////////////// // File Downloaded from https://www.nandland.com /////////////////////////////////////////////////////////////////////////////// module example_and_gate ( input_1, input_2, and_result ); input input_1; input input_2; output and_result; wire and_temp; assign and_temp = input_1 & input_2; assign and_result = and_temp; endmodule // example_and_gate 

¡Felicidades —ha escrito su primer módulo Verilog! Aunque la sintaxis HDL puede sentirse verbosa comparada con software convencional, ofrece precisión inigualable para diseño de hardware. Con práctica, podrá implementar todo desde compuertas lógicas simples hasta pipelines gráficos completos.