Verilog Esencial: Resumen conciso

Todo código conductual va dentro de module y endmodule. Cualquier diseño digital que crees, irá dentro de un bloque module. Puede tener o no puertos definidos - permiten señales entrar como input o salir como output.

Módulo

El módulo vacío en el ejemplo se llama testbench. Puedes nombrarlo como quieras (alfanumérico con _).

module testbench;
endmodule

Veamos otro módulo con señales d, clk, rstb como entradas y q como salida.

module dff (input d, clk, rstb, output q);
endmodule

Tipos de Datos

Hay principalmente dos tipos en Verilog:

• reg
• wire

Un reg retiene valores como variable, mientras wire es análogo a cable eléctrico que debe impulsarse continuamente. Típicamente wire conecta entre módulos y otras señales.

module testbench;
reg d;
reg rst_b;
reg clk;
wire q;
endmodule

Asignaciones

Verilog tiene tres bloques básicos:

Reglas a recordar:

• reg solo asignable en bloques initial y always
• wire solo asignable vía sentencia assign
• Si múltiples sentencias en initial/always, envolver en begin .. end

module testbench;
reg d;
reg rst_b;
reg clk;
wire q;
initial begin
    d = 0;
    rst_b = 0;
    clk = 0;
    #100 $finish;
end
always begin
    #10 clk = ~clk;
end
endmodule

Observa del ejemplo:

• Múltiples líneas en initial usan begin y end
• Señales d, rst_b, clk asignadas en initial porque son reg
• Código en initial se ejecuta en 0ns (inicio simulación)
• always sin condición corre como bucle infinito en C
• # representa delay. #10 avanza simulación 10 unidades
• clk = ~clk; invierte clock, con #10 antes, togglea cada 10 unidades
• $finish termina simulación. Aquí corre 100 unidades y sale