MOSFETs p de germanio de alta movilidad con pasivación de silicio amorfo: efectos de orientación de superficie

Resumen

Demostramos que la pasivación de silicio amorfo (a-Si), depositado por sputtering de magnetrón a temperatura ambiente, produce MOSFETs p de germanio (Ge) con movilidad efectiva de huecos récord en sustratos orientados (001). Con capa a-Si de 0.9 nm, los dispositivos (001) entregan μeff pico de 278 cm²/V·s —casi tres veces la movilidad universal del Si— manteniendo bajo subumbral y fuga. Dispositivos en orientaciones (011) y (111) muestran menor movilidad y mayor densidad de estados de interfaz, subrayando la importancia de orientación cristalina en diseño de MOSFETs Ge.

Introducción

El germanio ofrece mayor movilidad de huecos y menor presupuesto térmico que silicio, atrayente para CMOS de próxima generación y transistores de película delgada. Alcanzar este potencial requiere interfaz con densidad mínima de defectos. Las capas de a-Si han emergido como estrategia líder de pasivación porque suprimen estados de interfaz, exhiben buena estabilidad térmica y pueden depositarse a baja temperatura por deposición de vapor físico (PVD). En este trabajo usamos sputtering de magnetrón para crecer a-Si en obleas Ge(001), Ge(011) y Ge(111), evaluando luego el rendimiento eléctrico resultante.

Métodos

La Figura 1a muestra flujo de proceso. Tras limpieza con HF diluido (1:50), capa a-Si de 0.5–0.9 nm se sputerea a 50 W por 60–100 s. Dieléctrico de compuerta HfO₂ de 5 nm se deposita por ALD (250 °C, TDMAHf/H₂O). Electrodo de compuerta TaN de 50 nm se sputerea, patróna y graba. Iones BF₂⁺ (30 keV, 1×10¹⁵ cm⁻²) se implantan en fuente/drenaje, seguido de metalización Ni 15 nm y recocido térmico rápido 400 °C para activación. Figuras 1b y 1c ilustran sección transversal y vista superior de dispositivo completado.

Microscopía electrónica de transmisión (TEM) de pilas a-Si 0.5 nm y 0.9 nm (Fig 2) revela que capa más delgada se oxida totalmente, mientras la más gruesa retiene dos monocapas Si tras recocido. La capa interfacial (IL) Si/SiO₂ depende pues del espesor a-Si.

Resultados y Discusión

Figura 3a muestra curvas I_D-V_G y I_G-V_G para dispositivos (001), (011) y (111) con 0.9 nm a-Si. Todos exhiben excelentes características de transferencia (L_G = 3 µm, W = 100 µm, dirección canal [110]). A V_G-V_TH de -0.8 V, transistor (001) entrega I_ON más alto (Fig 3b), atribuido a su superior μ_eff. Análisis estadístico (Fig 4) confirma dispositivos (001) tienen mayor I_ON, menor fuga, mejor subumbral (SS) y V_TH más favorable entre tres orientaciones.

Medidas capacitancia-voltaje (Fig 5) muestran capacitancia de inversión casi idéntica (~1.56 µF/cm²) para todas orientaciones, indicando que tasa de deposición a-Si es independiente de cara cristalina. El espesor efectivo capacitivo (CET) resultante es 2.2 nm. Los ligeros desplazamientos V_TH son consistentes con variaciones menores de dopaje entre obleas.

Extracción de movilidad (Fig 6) revela μ_eff pico de 278 cm²/V·s a Q_inv ≈ 3.5×10¹² cm⁻² para dispositivo (001) —casi tres veces valor universal Si. La mayor μ_eff se atribuye a densidad reducida de estados de interfaz (D_it) más que rugosidad superficial, comparable entre orientaciones.

Figura 7 explora impacto de espesor a-Si en dispositivos (111). Reducir tSi de 0.9 nm a 0.5 nm aumenta I_ON 32% a V_DS = -1.5 V y V_G-V_TH = -0.8 V, pero degrada SS y eleva fuga, debido a mayor D_it. El compromiso se cuantifica en Fig 8: capas más delgadas producen menor CET y mayor C_inv, mejorando corriente de impulso, pero mayor D_it conduce a peor SS y fuga.

Figura 9 muestra capa 0.5 nm produce μ_eff más alto (229 cm²/V·s) a alto Q_inv, pero a costa de D_it aumentado. Valores CET extraídos de C_inv-V_G (Fig 9a) son 1.8, 1.9 y 2.2 nm para tSi = 0.5, 0.7 y 0.9 nm, respectivamente.

Comparativa con literatura (Fig 10) confirma que nuestra pasivación a-Si entrega μ_eff competitivo, aunque mayor optimización podría cerrar brecha con técnicas basadas en Si₂H₆.

Finalmente, dispositivos (001) con a-Si más delgado (0.5 nm) muestran I_ON mejorado pero fuga ligeramente mayor comparado a contraparte 0.9 nm, ilustrando compromiso entre CET y D_it.

D_it se extrajo de medidas SS (Eq. 1) y graficó contra tSi para cada orientación (Fig 12). Los valores D_it más bajos se encuentran para dispositivos (001) con 0.9 nm y dispositivos (111) con 0.7 nm. Esta correlación explica el SS superior de dispositivos (001).

Conclusiones

La pasivación de silicio amorfo por sputtering de magnetrón a temperatura ambiente produce Ge p-MOSFETs con alta corriente de impulso y baja fuga, particularmente en sustratos (001). Una capa a-Si de 0.9 nm produce μ_eff pico de 278 cm²/V·s, aumento 2.97× sobre Si, y excelente SS. Reducir espesor a 0.5 nm aumenta I_ON mediante CET más delgado, pero a expensa de D_it aumentado, fuga mayor y SS degradado. Estos resultados demuestran que tanto orientación cristalina como espesor a-Si deben optimizarse para equilibrar impulso, fuga y calidad de interfaz en dispositivos basados en Ge.

Abreviaturas

ALD

Deposición de capa atómica

BF₂⁺

Ión fluoruro de boro

CET

Espesor efectivo capacitivo

Ge

Germanio

GeOₓ

Óxido de germanio

HF

Ácido fluorhídrico

HfO₂

Dióxido de hafnio

HRTEM

Microscopio electrónico de transmisión de alta resolución

IL

Capa interfacial

MOSFETs

Transistores de efecto de campo metal-óxido-semiconductor

Ni

Níquel

Si

Silicio

SS

Subumbral

TaN

Nitruro de tantalio

TDMAHf

Tetrakis (dimetilamido) hafnio