LDMOS de resistencia específica de encendido ultra-baja con doble puerta mejorada y capa P enterrada parcial

Resumen

Presentamos un transistor MOS de doble difusión lateral (LDMOS) que alcanza una resistencia específica de encendido (R_on,sp) sin precedentes de 8,5 mΩ·mm² mientras entrega 43 V de voltaje de ruptura (BV). El dispositivo incorpora una arquitectura de doble puerta mejorada, formada por una capa N enterrada altamente dopada bajo el pozo P, y una capa P enterrada parcial estratégicamente diseñada bajo la región de deriva N. Estas innovaciones reducen la resistencia de canal (R_c) y mitigan picos de campo eléctrico vertical, respectivamente, produciendo una mejora del 37 % en resistencia de encendido respecto a diseños previos. El modelo analítico de resistencia de encendido y datos detallados de simulación confirman el trade-off entre R_on,sp y BV, guiando la optimización de concentraciones de dopaje y geometrías de capa.

Antecedentes

Los ICs de potencia analógicos modernos demandan transistores con tanto baja resistencia de encendido como alto voltaje de ruptura. Para dispositivos LDMOS, la región de deriva tradicionalmente domina el trade-off resistencia-voltaje [1-20]. En nuestro trabajo previo, se introdujo un LDMOS con aislamiento por trinchera ultra-poco profunda (USTI) [21], optimizando profundidad y ángulo de esquina para rendimiento superior. Sin embargo, en regímenes de bajo voltaje la resistencia de canal se vuelve contribuyente significativo a R_on,sp, necesitando nuevas estrategias de diseño que apunten a ambas regiones de deriva y canal.

Método

Desarrollamos un LDMOS que presenta doble puerta mejorada y capa P enterrada parcial. La física del dispositivo se modeló usando paquetes de simulación IMPACT.I, BGN, CONMOB, FLDMOB, SRH y SRFMOB. Se derivó un marco analítico de resistencia de encendido para diseccionar las contribuciones de resistencias de deriva y canal, guiando la optimización sistemática de las capas N enterrada y P enterrada parcial para R_on,sp mínimo y BV máximo.

Resultados y Discusión

La Figura 1a ilustra la sección transversal del dispositivo propuesto, destacando la estructura de doble puerta (puerta de trinchera + capa N enterrada) y la capa P enterrada parcial bajo la región de deriva. La capa N enterrada provee un camino de baja resistencia bajo el pozo P, reduciendo sustancialmente R_c, mientras la capa P enterrada parcial extiende la región de agotamiento y suprime picos de campo eléctrico, mejorando así BV. Los parámetros dimensionales clave se resumen en Tabla 1.

a Vista transversal esquemática del LDMOS de resistencia específica de encendido ultra-baja con doble puerta mejorada y capa P enterrada parcial. b Modelo equivalente de resistencia de encendido para el dispositivo propuesto.

La Figura 1b muestra el modelo equivalente de resistencia de encendido, donde la resistencia total de encendido es la suma en serie de la resistencia de deriva (R_d) y la resistencia de canal (R_c). En el canal, los caminos de puerta superficial y puerta de trinchera están en paralelo, resultando R_c = (R_chs + R_acc)‖(R_cht + R_nb). Reducir R_nb vía una capa N enterrada altamente dopada baja directamente R_c sin afectar otras métricas de rendimiento. La resistencia de deriva se minimizó incorporando la capa P enterrada parcial, aprovechando el efecto RESURF como se demostró en nuestro estudio previo.

La Figura 2 muestra la dependencia de R_c en la concentración de dopaje de la capa N enterrada (N_nb) para configuraciones single-gate y dual-gate. La estructura dual-gate produce reducción del 34 % en R_c a N_nb = 5,5 × 10¹⁶ cm⁻³. Dopaje adicional aumenta R_c continuamente hasta que ocurre punch-through a ≈1,05 × 10¹⁷ cm⁻³. El modelo analítico se alinea estrechamente con simulación, validando su uso para optimización de diseño.

R_c numérica y analítica en función de N_nb con single-gate y dual-gate (Z = 1 cm). N_d denota concentración de dopaje de deriva N.

La Figura 3a explora el impacto de N_nb en BV para varios niveles de dopaje de pozo P (N_pwell). BV permanece estable a bajo N_nb pero disminuye cuando inicia punch-through. Un dopaje de pozo P de 2 × 10¹⁷ cm⁻³ se selecciona para balancear voltaje de umbral y rendimiento de ruptura. La Figura 3b visualiza el perfil de densidad de corriente en ruptura, confirmando ausencia de punch-through para los parámetros elegidos.

a BV numérico versus N_nb para diferentes N_pwell. b Perfil de densidad de corriente en ruptura para N_nb = 10,5 × 10¹⁶ cm⁻³ y 14,5 × 10¹⁶ cm⁻³ con N_pwell = 2 × 10¹⁷ cm⁻³.

Para reducir aún más la resistencia de deriva preservando alto BV, se introduce una capa P enterrada parcial (ΔL_pb) bajo la región de deriva N. La Figura 4a demuestra que un ΔL_pb de 0,1 µm y dopaje de 1 × 10¹⁷ cm⁻³ producen BV pico de 43 V. El contorno equipotencial en la configuración de capa P enterrada parcial se extiende más profundo en el sustrato, reduciendo picos de campo eléctrico en la interfaz N-deriva/P-enterrada (Figura 4b). Este cambio de diseño alivia tensión de campo vertical y promueve balance de carga.

a BV versus ΔL_pb para diferentes N_pb; inset muestra contorno equipotencial para N_pb = 1 × 10¹⁷ cm⁻³. b Distribución de campo eléctrico en la superficie y la interfaz unión P-enterrada/N-deriva.

Análisis de balance de carga (Figura 5a) indica que N_pb óptimo de 1 × 10¹⁷ cm⁻³ emparejado con dopaje de deriva N de 5,5 × 10¹⁶ cm⁻³ alcanza BV objetivo > 40 V manteniendo R_on,sp bajo. La Figura 5b destaca la influencia del espesor STI (T_sti); un espesor de 0,3 µm produce BV de 43 V y mitiga picos de campo bajo borde de placa de campo poli.

a BV y R_on,sp numéricos (punteado) y analíticos (sólido) versus N_pb para varios N_d. b BV y R_on,sp numéricos y analíticos versus T_sti.

La Figura 6 compara el LDMOS propuesto contra tecnologías Bipolar-CMOS-DMOS (BCD) existentes. El diseño aprovecha el mismo set de máscaras para capas N enterrada y pozo P, asegurando compatibilidad con nuestro flujo de proceso BCD probado. Comparado con nuestro LDMOS previo (8,5 mΩ·mm² vs 13,3 mΩ·mm²), la nueva estructura logra reducción del 37 % en resistencia específica de encendido mientras entrega 43 V BV.

Referencia de tecnologías BCD existentes y el LDMOS propuesto.

Conclusión

Hemos introducido un transistor LDMOS que reduce simultáneamente la resistencia de canal vía una capa N enterrada altamente dopada y eleva voltaje de ruptura mediante una capa P enterrada parcial. El dispositivo resultante alcanza 8,5 mΩ·mm² de resistencia específica de encendido a 43 V BV, representando mejora del 37 % sobre trabajo previo. El flujo de fabricación es totalmente compatible con procesos BCD existentes, permitiendo integración inmediata en ICs analógicos de potencia avanzados. A medida que las dimensiones de semiconductores continúan reduciéndose, reducciones adicionales en R_on,sp pueden lograrse acortando la longitud de canal manteniendo los beneficios arquitectónicos demostrados.

Abreviaturas

BCD

Bipolar-CMOS-DMOS

BV

Voltaje de ruptura

LDMOS

Transistor MOS de doble difusión lateral metal-óxido-semiconductor

RESURF

Reducir campo superficial

R_on,sp

Resistencia específica de encendido

USTI

Aislamiento por trinchera ultra-poco profunda