Diseño de Espesor Escalonado Mejora la Eficiencia del TFET de Doble Compuerta: Un Estudio de Simulación

Resumen

Se espera que el transistor de efecto túnel de doble compuerta (DG TFET) extienda las limitaciones de corriente de fuga y pendiente subumbral. Sin embargo, también sufre comportamiento ambipolar con la arquitectura simétrica fuente/drenaje. Para superar la corriente ambipolar, debe introducirse asimetría entre fuente y drenaje. En este artículo, investigamos el rendimiento de DG TFET con espesor de canal escalonado (SC TFET) mediante simulación 2D. La asimetría entre fuente y drenaje se introduce a través del espesor de canal escalonado; por tanto, se espera aliviar el comportamiento ambipolar. Los resultados muestran que el SC TFET exhibe una reducción significativa de corriente ambipolar comparado con el DG TFET convencional. Los mecanismos del SC TFET se discuten a fondo para explorar la comprensión física. Los impactos de los parámetros estructurales sobre voltaje de inicio, pendiente subumbral, corriente de drenaje en estado encendido y ambipolar también se exhiben para determinar la estructura óptima.

Antecedentes

A medida que continúa el proceso de escalamiento extremo, la tecnología CMOS con MOSFET convencional enfrenta desafíos como el aumento de corriente de fuga y pendiente subumbral (SS). El transistor de efecto túnel (TFET), que utiliza mecanismos de túnel banda a banda (BTBT), se espera extienda las limitaciones de corriente de fuga y SS. El TFET basado en silicio muestra ventajas como alta fiabilidad y bajo costo. Sin embargo, el TFET convencional de silicio exhibe corriente de encendido relativamente baja comparado con MOSFET debido a la tasa BTBT limitada. Para desarrollar el potencial del TFET de silicio, se han propuesto recientemente diversas estructuras novedosas de TFET para mejorar la corriente en estado encendido. El TFET de doble compuerta (DG TFET) muestra una tasa BTBT mejorada, conduciendo a corriente de encendido aumentada. Sin embargo, la corriente ambipolar del DG TFET también aumenta ya que la mejora de tasa BTBT se activa en estado ambipolar también. Para superar la corriente ambipolar, debe introducirse asimetría entre fuente y drenaje. DG TFETs con solapamiento compuerta-drenaje reducido y menor concentración de dopaje en drenaje son métodos comunes para aliviar el problema ambipolar. Pero el solapamiento compuerta-drenaje requiere mayor distancia S/D y menor dopaje en drenaje aumenta resistencias en serie. Un trabajo previo mostró que los efectos ambipolares en TFET con solapamiento de drenaje podrían aliviarse más usando espaciadores de bajo-k y colocando contactos en configuración superior-inferior, sugiriendo que estrategias de asimetría combinadas podrían ser significativas para mejorar el rendimiento del TFET. En nuestro trabajo previo, el FinFET con asimetría en ancho de aleta demostró mejorar el rendimiento del FinFET. También se cree que el espesor de canal t_si tiene impacto significativo en la tasa BTBT del DG TFET; por tanto, la asimetría entre espesor de fuente y drenaje podría aliviar más la corriente ambipolar y necesita estudiarse a fondo.

En este artículo, investigamos los diversos rendimientos de DG TFET con espesor de canal escalonado (SC TFET), introduciendo asimetría entre fuente y drenaje a través del espesor de canal escalonado para reducir la corriente ambipolar. El resto del artículo se organiza así: Sección 2 presenta la estructura del dispositivo y configuración de simulación. En Sección 3, los mecanismos del SC TFET se discuten a fondo. La discusión detallada sobre impactos de parámetros estructurales en curvas de transferencia, voltaje de inicio (V_onset), SS promedio y corriente de drenaje en estados encendido/apagado también se presenta. Finalmente, los hallazgos se resumen en la sección IV.

Estructura y Simulación

El diagrama esquemático del SC TFET considerado se muestra en Fig. 1a. El espesor de canal cerca de la región de fuente no es igual al de la región de drenaje. El espesor cambia escalonadamente en un punto de la región de canal. La altura del escalón y la posición del escalón se denotan como H y L_s respectivamente. t_si1 y t_si2 son los espesores de canal cerca de la región de fuente y drenaje respectivamente. El espesor de óxido efectivo (EOT) es 1 nm en nuestra simulación. La región de fuente está altamente dopada tipo p (10²⁰ átomos/cm³) y la de drenaje altamente dopada tipo n (10²⁰ átomos/cm³) para reducir resistencia en serie, la región de canal está ligeramente dopada tipo n (10¹⁷ átomos/cm³). Para analizar el voltaje de inicio con diversas configuraciones de espesor de canal, la función de trabajo de compuerta metálica se fija a 4,5 eV, la longitud de compuerta igual a la longitud de canal L_ch = 50 nm. Las simulaciones se realizan con Sentaurus TCAD release I-2013.12. Los modelos de dependencia de dopaje y movilidad dependiente de campo son modelo unificado de movilidad Philips y modelo Lombardi respectivamente. Estadísticas Fermi-Dirac, recombinación Shockley-Read-Hall y Auger también se utilizan. Para tener en cuenta las regiones fuente/drenaje altamente dopadas, se activa el modelo de estrechamiento de banda prohibida. El modelo BTBT no local basado en aproximación Wentzel-Kramers-Brillouin (WKB) ajustado con resultados experimentales y el modelo de cuantificación de gradiente de densidad se habilitan para simulación precisa. El voltaje de inicio se define como el voltaje de compuerta donde la pendiente subumbral es máxima. El SS promedio se extrae desde corriente de apagado hasta I_d = 10⁻¹¹ A/μm.

Resultados y Discusión

Curvas de Transferencia y Mecanismo

La Fig. 1b muestra curvas de transferencia del SC TFET y DG TFET convencionales en escala logarítmica y lineal. Marcamos estados encendido, apagado y ambipolar en Fig. 1b. Para TFETs, se desea mayor corriente en estado encendido y menor en estado ambipolar, requiriendo que V_onset y SS sean bajos mientras el estado apagado tenga amplio rango de voltaje. Como se muestra, el V_onset del DG TFET convencional con espesor 10 nm es menor que con 20 nm. El V_onset extraído de DG TFET con t_si = 10 nm es 0,04 V y su SS promedio 44,8 mV/dec; para t_si = 20 nm son 0,1 V y 50,6 mV/dec respectivamente. La corriente de drenaje del DG TFET con t_si = 10 nm mejora 94,7% comparado con t_si = 20 nm, principalmente por reducción de SS y V_onset. Sin embargo, el rango de estado apagado del DG TFET con t_si = 10 nm es solo 0,17 V, mientras con t_si = 20 nm es 0,45 V. Como resultado, la corriente ambipolar del DG TFET con t_si = 20 nm se reduce 3 órdenes de magnitud comparado con t_si = 10 nm.

Para comparación justa, t_si1 y t_si2 de SC TFETs igualan los espesores de los DG TFETs convencionales arriba. El espesor estrecho t_si1 = 10 nm y ancho t_si2 = 20 nm. La posición del escalón se asume en el centro del canal (L_s = 25 nm). Se observa que el SC TFET muestra características prometedoras: alta corriente de drenaje en estado encendido y amplio rango de estado apagado. La corriente de encendido del SC TFET es similar al DG TFET convencional con t_si = 10 nm, SS promedio 45,8 mV/dec y V_onset 0,03 V. Sin embargo, el rango de estado apagado del SC TFET mejora 123,5% y la corriente ambipolar se reduce 3 órdenes de magnitud comparado con DG TFET convencional t_si = 10 nm. Como resultado, las características de encendido del SC TFET son similares al DG TFET con canal estrecho, y el SC TFET muestra curvas de apagado/ambipolar casi paralelas al DG TFET con canal ancho. Por tanto, el SC TFET logra SS bajo, V_onset reducido y amplio rango de apagado simultáneamente.

Para explorar el mecanismo físico del SC TFET, comparamos tasas BTBT y diagramas de bandas energéticas en estado encendido, cerca del punto de inicio y estado ambipolar. La Fig. 2a muestra tasas BTBT. Se ve que la tasa BTBT depende fuertemente del espesor de canal. La relación entre espesor de canal y corriente BTBT I_BTBT se expresa como:

I_BTBT ∝ exp(−4λ√(2m*E_g^2/3) / 3ℏ(ΔΦ + E_g))

donde λ = (ε_sit_sit_ox/2ε_ox)^1/2 es la longitud natural, ε_si y ε_ox permitividades de silicio y óxido, t_ox espesor de óxido. ΔΦ rango energético donde ocurre túnel, E_g banda prohibida en unión de túnel, m* masa de túnel. La ecuación indica que I_BTBT aumenta al reducirse t_si. Por tanto, la tasa BTBT del DG TFET convencional con t_si = 10 nm debe ser mayor que con t_si = 20 nm. El SC TFET muestra distribución similar de tasa BTBT al DG TFET convencional t_si = 10 nm, porque el BTBT ocurre principalmente cerca de la unión fuente en estado encendido, determinando el espesor cerca de la unión fuente la tasa BTBT de encendido. La Fig. 2b muestra diagramas de bandas energéticas. Como la tasa BTBT se relaciona fundamentalmente con distancia de túnel, el diagrama de bandas explica el origen de variación de tasas BTBT. En Fig. 2b, la distancia mínima de túnel del SC TFET está cerca de la unión fuente y es más o menos igual a la del DG TFET convencional t_si = 10 nm. La del DG TFET convencional t_si = 20 nm es significativamente mayor; por tanto, su tasa BTBT se reduce comparado con SC TFET y DG TFET con canal más delgado.

La Fig. 3a muestra tasas BTBT cuando voltaje de compuerta es cero y cerca del voltaje de inicio. El SC TFET tiene la mayor tasa BTBT, seguido por DG TFET convencional t_si = 10 nm, y el menor es DG TFET convencional t_si = 20 nm. La Fig. 3b exhibe diagramas de bandas correspondientes. La ubicación de distancia mínima de banda de valencia a conducción está en el centro de la región de canal. La distancia mínima del DG TFET convencional con canal más ancho es mayor que la del SC TFET y DG TFET con canal más delgado. Indica que el espesor de canal también impacta significativamente la tasa BTBT en el punto de inicio. Por tanto, V_onset también depende del espesor de canal. Otro hecho: el SC TFET exhibe mayor tasa BTBT que DG TFET convencional t_si = 10 nm aunque sus espesores mínimos sean iguales. Esto se atribuye a la variación de distribución de potencial introducida por la esquina del electrodo de compuerta, como también observado en otros trabajos. Como resultado, el SC TFET muestra el V_onset más bajo, seguido por DG TFET con canal delgado, y DG TFET con canal ancho exhibe el V_onset más alto.

La Fig. 4a muestra comparación de tasas BTBT en estado ambipolar. Como la tasa BTBT depende fuertemente del espesor de canal, el TFET convencional con t_si = 10 nm muestra la tasa BTBT más significativa. El SC TFET, sin embargo, muestra tasa similar al DG TFET convencional t_si = 20 nm, porque el túnel se genera principalmente cerca de la región de drenaje y el SC TFET tiene mayor espesor cerca del drenaje. En Fig. 4b, el diagrama de bandas en estado ambipolar muestra claramente que la distancia mínima de túnel está cerca de la región de drenaje. Las distancias de túnel del SC TFET y DG TFET convencional con canal ancho son mayores que la del DG TFET convencional con canal delgado, resultando en baja corriente ambipolar del SC TFET y DG TFET con canal ancho.

Impactos de H y L_s en Características DC

La Fig. 5a muestra curvas de transferencia del SC TFET con varios H y t_si1 = 10 nm. H tiene menor impacto en corriente de encendido. La corriente ambipolar, sin embargo, se reduce significativamente al aumentar H, y el rango de estado apagado mejora con el aumento de H. También se ve que la reducción de corriente ambipolar disminuye al aumentar H. La razón es que el efecto de acoplamiento de la estructura de doble compuerta tiende a ser menos significativo con mayor espesor de canal. Por tanto, al aumentar H, las tasas BTBT se vuelven más independientes del espesor de canal, llevando a saturación de corriente ambipolar. Para explorar parámetros óptimos, los efectos de H de 0 a 15 nm en rendimientos se extraen en Figs. 5b–d. La Fig. 5b muestra V_onset y variación de tasa BTBT con diferentes H y t_si1. V_onset disminuye monótonamente al aumentar H, porque la esquina del electrodo de compuerta introduce variación de distribución de potencial en región de canal, alterando tasa BTBT y V_onset. La Fig. 5b demuestra que la tasa BTBT aumenta al mejorar H, resultando en V_onset disminuido. También se observa que V_onset aumenta al aumentar t_si1, porque el aumento de t_si1 debilita la tasa BTBT. En Fig. 5c, el SS promedio extraído del SC TFET con varios H y t_si1 se muestra. La tendencia de SS con diferentes H es opuesta a la de V_onset: SS sube al aumentar H. Como la corriente de drenaje en encendido depende de t_si1, SC TFETs con diferentes H pero mismo t_si1 deberían tener corriente de encendido similar. Además, V_onset disminuye con aumento de H, implicando que el rango de voltaje de compuerta para impulsar la misma corriente de drenaje mejora al aumentar H. Como resultado, el SS promedio aumenta monótonamente con el aumento de H. También se ve que el aumento de t_si1 empeora el SS, debido a la reducida capacidad de control de compuerta. La Fig. 5d muestra corriente de drenaje en estados encendido y ambipolar con diferentes H y t_si1. La corriente de encendido es casi independiente de H, pero muy afectada por t_si1, correspondiendo a que el túnel de encendido ocurre principalmente cerca de la región de fuente y depende fuertemente del espesor cerca de la fuente. La corriente ambipolar, sin embargo, se reduce al aumentar H. Como el túnel ambipolar se domina cerca de la región de drenaje, el aumento de H mejora el espesor en lado drenaje debilitando la corriente ambipolar. También se ve que la corriente ambipolar cae más significativamente cuando H < 10 nm, debido al mayor efecto de acoplamiento con menor espesor.

En Fig. 6a, curvas de transferencia del SC TFET con diferentes L_s se presentan. L_s = 0 nm representa DG TFET convencional con t_si2 correspondiente y L_s = 50 nm representa DG TFET convencional con t_si1 correspondiente. La posición del escalón tiene impacto significativo en corriente ambipolar y rango de estado apagado. SC TFETs con L_s < 30 nm muestran corriente ambipolar y rango de apagado similares. Al exceder L_s 30 nm, la corriente ambipolar aumenta grandemente. La Fig. 6b muestra V_onset y variación de tasa BTBT con varios L_s y t_si1. La tendencia de V_onset aumentando con t_si1 se observa claramente. El punto de inflexión en L_s = 10 nm resulta de la variedad de t_si1. Exceptuando el caso de DG TFET convencional, V_onset del SC TFET aumenta monótonamente al subir L_s, debido a la tasa BTBT reducida inducida por la estructura de canal escalonado. La Fig. 6c exhibe impactos de L_s y t_si1 en SS de SC TFETs. El aumento de t_si1 degrada SS. Según Ec. (1), un mayor espesor reduce efectos de acoplamiento entre electrodos de compuerta, llevando a reducida capacidad de control y aumentado SS. Al bajar L_s, la región con mayor espesor se expande debilitando la capacidad de control general. Como resultado, un L_s reducido empeora el SS de SC TFETs. La Fig. 6d presenta corriente de drenaje en estados encendido y ambipolar con diferentes L_s y t_si1. La corriente de encendido del SC TFET es más o menos igual al DG TFET convencional con t_si1 correspondiente. Para corriente ambipolar, SC TFETs con L_s < 30 nm muestran corriente similar a DG TFETs convencionales con t_si2 correspondiente. Cuando L_s aumenta a 40 nm, la corriente ambipolar sube dramáticamente. De hecho, para SC TFET con L_s = 40 nm y t_si1 = 20 nm, su corriente ambipolar es incluso mayor que DG TFET convencional t_si1 = 20 nm. Esto es porque la parte vertical del electrodo de compuerta puede mejorar el área de túnel especialmente cuando está cerca de la unión PN. Indica que L_s debe ser < 40 nm para reducir corriente ambipolar.

Para determinar parámetros estructurales óptimos del SC TFET, se realiza simulación ortogonal estudiando el efecto combinado de H y L_s en rendimiento. t_si1 se fija en 10 nm para mayor corriente de encendido. En Fig. 7a, la corriente ambipolar se extrae como función de L_s con varios H. Se ve claramente que la corriente ambipolar reduce significativamente al aumentar H, sugiriendo que mayor H es prometedor para menor corriente ambipolar. Sin embargo, el beneficio de mayor H es menos significativo. Por tanto, H = 15 nm sería óptimo considerando que mayor H solo aumentaría área del dispositivo. Mientras tanto, un L_s disminuido también reduce corriente ambipolar especialmente con mayor H. Por tanto, menor L_s se desea para corriente ambipolar mínima. No obstante, menor L_s podría aumentar pendiente subumbral, como se observa en Fig. 7b. SS aumenta lentamente con mayor L_s pero sube rápidamente con menor L_s, indicando que L_s ≈ 25 nm sería valor de compromiso. Como resultado, parámetros óptimos serían H = 15 nm y L_s = 25 nm donde tanto corriente ambipolar como pendiente subumbral son relativamente bajas.

Método de Fabricación

Un proceso de fabricación factible del SC TFET se exhibe en Fig. 8. Debido a la forma única del canal, el espesor escalonado puede lograrse más fácilmente adoptando estructura vertical. El proceso comienza preparando sustrato de silicio con deposición de SiN y fotorresistencia (Fig. 8a). En Fig. 8b, el patrón de SiN se logra por litografía, seguido de grabado para formar región de canal, luego región N⁺ se introduce por implante vertical de As y recocido. Después, óxido de aislamiento se deposita para prevenir grabado de región drenaje en proceso siguiente (Fig. 8c). En Fig. 8d, se adoptan cenizado y recorte usando grabado iónico reactivo para reducir espesor y ancho de SiN. El espesor escalonado se introduce por grabado (Fig. 8e). Los procesos restantes son similares al TFET vertical convencional, involucrando formación de óxido de compuerta, deposición de compuerta, exposición de silicio e implante de región fuente, como se muestra en Fig. 8f.

Conclusión

Investigamos los rendimientos eléctricos de DG TFET con espesor de canal escalonado (SC TFET) mediante simulación 2D. La asimetría entre fuente y drenaje se introduce a través del espesor de canal escalonado; por tanto, el comportamiento ambipolar se alivia significativamente. El SC TFET exhibe características de encendido similares al DG TFET convencional con t_si1 correspondiente y curvas de apagado/ambipolar paralelas al DG TFET convencional con t_si2 correspondiente. Como resultado, el SC TFET logra amplio rango de apagado, baja corriente ambipolar y mantiene bajo SS simultáneamente. Los mecanismos del SC TFET se discuten a fondo para explorar la comprensión física. Los impactos de parámetros estructurales sobre voltaje de inicio, pendiente subumbral, corriente de drenaje en estados encendido y ambipolar también se estudian para determinar estructura óptima. El SC TFET con H = 15 nm y L_s = 25 nm muestra rendimientos óptimos. Además, la arquitectura de espesor escalonado proporciona un método alternativo de asimetría. Dado que estrategias de asimetría combinadas han demostrado ser efectivas, nuestro trabajo podría proporcionar mejora adicional del rendimiento del TFET.