Transistor de Efecto Túnel de Doble Fuente y Gate en T de Alto Rendimiento Analógico/RF

Resumen

En este estudio, presentamos un transistor de efecto túnel de doble fuente y gate en T basado en silicio (TGTFET) y evaluamos su rendimiento usando simulaciones TCAD detalladas. Se realiza análisis comparativo con TFETs convencionales de gate en L (LTFET) y en U (UTFET), destacando ventajas del diseño TGTFET. El gate en T introduce solape de gate que realza campo eléctrico en unión túnel, mientras arquitectura dual-fuente duplica área túnel efectiva. Incorporando bolsillo n⁺, la tasa túnel banda-a-banda (BTBT) aumenta aún más. Resultados de simulación demuestran que TGTFET logra corriente on-state 81 µA/µm y relación on/off 6.7 × 10¹⁰ a bias gate-fuente 1 V. Swing subumbral promedio (SS_avg) en 0-0.5 V es 51.5 mV/dec, con swing mínimo (SS_min) 24.4 mV/dec a 0.1 V. Dispositivo exhibe fuerte resiliencia contra lowering de barrera inducido por drenaje (DIBL). Métricas clave analógicas/RF—transconductancia (gₘ) 232 µS/µm, conductancia salida (g_ds) 214 µS/µm, capacitancia gate-fuente (C_gs) 0.7 fF/µm, capacitancia gate-drenaje (C_gd) 3.7 fF/µm, frecuencia corte (f_T) 11.9 GHz, y producto ganancia-ancho banda (GBW) 2.3 GHz—se logran a voltaje drenaje-fuente 0.5 V. Comparado con UTFET y LTFET, TGTFET entrega características DC y AC superiores, posicionándolo como candidato convincente para aplicaciones analógicas/RF y bajo consumo de próxima generación.

Antecedentes

El escalado continuo de transistores MOSFET de óxido-metal-semiconductor ha impulsado históricamente mejoras en eficiencia energética, velocidad conmutación, y densidad dispositivo. Sin embargo, el inevitable trade-off entre reducción voltaje alimentación y corrientes fuga (I_OFF) lleva a aumento potencia standby, mientras efectos canal corto (SCEs) degradan fiabilidad. Para contrarrestar estos retos, investigadores se han centrado en reducir swing subumbral (SS) y voltaje operación. Transistores efecto túnel (TFETs), aprovechando túnel banda-a-banda, pueden lograr SS < 60 mV/dec, permitiendo operación sub-0.2 V y marcadamente menor I_OFF.

TFETs son particularmente atractivos para lógica digital bajo consumo y circuitos analógicos/RF emergentes. Sin embargo, TFETs P-I-N convencionales sufren área túnel limitada, que limita corriente on-state (I_ON). Innovaciones estructurales recientes—como gates en L (LTFET) y en U (UTFET)—han expandido interfaz túnel, impulsando I_ON mientras preservan compacidad. No obstante, mayores ganancias rendimiento y caracterizaciones analógicas/RF detalladas permanecen esenciales.

Proponemos TFET dual-fuente gate en T (TGTFET) que duplica área túnel relativa a LTFET y UTFET e introduce solape gate para agudizar campo eléctrico. Nuestro estudio TCAD demuestra que este diseño entrega mayor I_ON, SS sub-60 mV/dec, y superiores figuras mérito analógicas/RF.

Métodos

La estructura TGTFET se ilustra en Fig. 1. El gate forma una "T" (región verde), solapando ambos bolsillos n⁺ verticales y laterales (amarillo) para amplificar campo eléctrico en interfaz túnel. Regiones dual-fuente flanquean gate (zafiro), mientras dren n⁺ reside bajo canal. Esta configuración aumenta área túnel efectiva y acentúa curvatura bandas, aumentando tasa BTBT.

Esquemático del propuesto transistor efecto túnel dual-fuente gate en T (TGTFET)

Figura 2 compara estructuras TGTFET, UTFET, y LTFET. El solape gate en TGTFET impulsa eficiencia túnel, y arreglo dual-fuente duplica área unión relativa a otros diseños.

Comparación de a TGTFET propuesto, b UTFET, y c LTFET

Parámetros clave simulación: H_s = 30 nm, H_g = 40 nm, W_g = 6 nm, H_c = 15 nm, T_p = 5 nm, φ = 4.33 eV, T_ox = 2 nm (HfO₂), N_S = 1 × 10²⁰ cm⁻³, N_D = 1 × 10¹⁹ cm⁻³, N_sub = 1 × 10¹⁷ cm⁻³, N_P = 5 × 10¹⁸ cm⁻³. Todos dispositivos comparten 1 µm ancho en simulación.

Simulaciones realizadas con Silvaco Atlas usando modelo BTBT no-local, movilidad Lombardi, estadísticas Fermi, estrechamiento banda prohibida, y recombinación Shockley-Read-Hall para capturar física accuradamente.

Resultados y Discusión

Mecanismo Dispositivo y Características DC con Diferentes Parámetros

Figura 3a muestra curvas transferencia TGTFET con y sin solape gate. El solape impulsa I_ON de 7.5 × 10⁻⁵ a 8.1 × 10⁻⁵ A/µm a V_g = V_d = 1 V. Figura 3b compara TGTFET, UTFET, y LTFET bajo geometría idéntica. TGTFET entrega ventaja doble I_ON, con SS_min = 24.4 mV/dec a V_g = 0.1 V y SS_avg = 51.5 mV/dec en 0-0.5 V. Razones on/off alcanzan 6.7 × 10¹⁰ (V_g = V_d = 1 V) y 6.5 × 10⁸ (V_g = V_d = 0.5 V).

Simuladas a características transferencia TGTFET con/sin solape gate y b características transferencia TGTFET, UTFET, y LTFET

Figura 4 ilustra tasa BTBT para TGTFET con y sin solape gate 5-nm. El solape expande área túnel, traduciendo directamente a mayor I_ON.

Diagramas tasa túnel electrón BBT simulados de a dispositivo sin solape gate, b dispositivo con solape gate 5-nm, y c tasa túnel electrón BBT de dos dispositivos, a 1 nm bajo superficie dispositivo; V_g = V_d = 1 V

Figura 5 presenta mapas 3D campo eléctrico. Con solape 5-nm, aparecen dos picos campo pronunciados, ausentes en caso sin solape. La estructura banda asociada, mostrada en Fig. 5c, revela ventana túnel mayor, explicando tasa BTBT aumentada e I_ON.

Diagrama esquemático 3D campos eléctricos dispositivo a con solape y b sin solape; simulados c diagramas banda energía desde fuente a región bolsillo (1 nm bajo interfaz óxido)

Figura 6 explora influencia bolsillo n⁺. Aumentar dopaje bolsillo eleva I_OFF bruscamente (Fig. 6a). Reducir espesor bolsillo 7 a 3 nm a dopaje fijo 5 × 10¹⁸ cm⁻³ mejora SS e I_ON (Fig. 6b) sin fuga subumbral significativa, indicando que dopaje bolsillo más ligero suprime BTBT off-state.

Corrientes dren simuladas con diferentes bolsillo n⁺ a concentraciones y b espesores a V_d = 1 V

Figura 7 examina altura gate (H_g) y espesor canal (H_c). Aumento moderado H_g mitiga joroba banda energía que impide transporte electrón (Fig. 7c), mejorando I_ON y SS. Disminuir H_c mejora ligeramente I_ON (Fig. 7b), pero reducción further a 5 nm dispara fuga subumbral severa (Fig. 8), ya que corriente BTBT esquina domina.

Características transferencia simuladas TGTFET con a diferentes H_g, b diferentes H_c, y c joroba banda conducción en ruta corriente

Diagramas simulados off-state a tasa túnel electrón BTBT y b densidad corriente cuando H_c = 5 nm

Figura 9 investiga voltaje drenaje-fuente (V_d). Para V_d < 0.6 V, I_ON sube bruscamente con V_d por reducción resistencia canal. Por encima 1.8 V, I_ON satura mientras I_OFF escala porque BTBT esquina se intensifica. En rango intermedio (0.6-1.8 V), TGTFET demuestra rendimiento robusto, estable, y fuerte inmunidad DIBL.

Corrientes dren simuladas para a V_d ≤ 1 V y b V_d ≥ 1 V

Rendimiento Analógico/RF TGTFET, UTFET, y LTFET

Figura 10 muestra curvas transferencia y transconductancia (gₘ) tres dispositivos a V_d = 0.5 V. TGTFET alcanza gₘ pico 232 µS/µm—casi doble UTFET (120 µS/µm) y LTFET (110 µS/µm)—gracias a arquitectura dual-fuente y solape gate.

a Características transferencia y b curvas transconductancia TGTFET, UTFET, y LTFET a V_d = 0.5 V

Figura 11 ilustra características salida, conductancia salida (g_ds), e impedancia salida (R_o). Corriente salida TGTFET duplica UTFET y LTFET, y su g_ds pica 214 µS/µm con R_o = 4.6 kΩ/µm a V_d = 0.45 V. Comportamiento no-lineal R_o vs V_d surge de interplay entre excitación térmica a través barrera dren y conducción limitada túnel, fenómeno reportado previamente en literatura TFET.

a Características salida, b conductancia salida (g_ds), y c impedancia salida (R_o) curvas TGTFET, UTFET, y LTFET

Análisis capacitancia (Fig. 14) muestra C_gs permanece insignificante comparado C_gd; así, capacitancia gate total (C_gg) dominada por C_gd. Bajo V_d = 0 V, C_gg sube bruscamente con V_g por acumulación electrón en canal. Con V_d = 0.5 V, C_gd permanece plano hasta V_g excede 0.6 V, reflejando captura electrón limitada en canal a bajo bias gate.

Capacitancia TGTFET versus V_g bajo a V_d = 0 V y b V_d = 0.5 V. Capacitancia UTFET versus V_g bajo c V_d = 0 V y d V_d = 0.5 V. Capacitancia LTFET versus V_g bajo e V_d = 0 V y f V_d = 0.5 V

Figura 15 confirma C_gd tres dispositivos disminuye con aumento V_d a V_g fijo, mientras sube con V_g a V_d fijo.

Características C_gd de a TGTFET, b UTFET, y c LTFET versus V_d bajo diferentes V_g

Frecuencia corte (f_T) y producto ganancia-ancho banda (GBW) se calculan via f_T = gₘ/(2πC_gg) y GBW = gₘ/(2π10C_gd). Figura 16 muestra TGTFET alcanza f_T = 11.9 GHz y GBW = 2.3 GHz a V_d = 0.5 V—superando UTFET (4.1 GHz, 0.5 GHz) y LTFET (8.7 GHz, 2.1 GHz). La superior respuesta frecuencia proviene arquitectura dual-fuente y C_gg reducido.

Curvas características de a f_T y b GBW TGTFET, UTFET, y LTFET versus V_g a V_d = 0.5 V

Conclusiones

Hemos introducido TGTFET basado en silicio con gate en T y arquitectura dual-fuente. Esta configuración duplica área unión túnel y, via solape gate, agudiza campo eléctrico, produciendo I_ON = 8.1 × 10⁻⁵ A/µm, I_ON/I_OFF = 6.7 × 10¹⁰, y SS_min = 24.4 mV/dec. Dispositivo demuestra fuerte resiliencia DIBL y mantiene rendimiento en amplio rango V_d. Análisis analógico/RF muestra gₘ = 232 µS/µm, g_ds = 214 µS/µm, C_gg ≈ 3.7 fF/µm, f_T = 11.9 GHz, y GBW = 2.3 GHz—superando tanto UTFET como LTFET. Estos resultados confirman TGTFET como candidato prometedor para futuras aplicaciones bajo consumo y alta frecuencia.

Abreviaturas

C_gd:

Capacitancia gate-drenaje

C_gs:

Capacitancia gate-fuente

f_T:

Frecuencia corte

GBW:

Producto ganancia-ancho banda

g_ds:

Conductancia salida

g_m:

Transconductancia

Hc:

Altura capa canal

Hg:

Altura electrodo gate

Hs:

Altura capa fuente

LTFET:

TFET gate en L

N_D:

Concentración dopaje dren n⁺

N_P:

Concentración dopaje bolsillo n⁺

N_S:

Concentración dopaje fuente p⁺

N_sub:

Concentración dopaje sustrato p⁻

R_o:

Impedancia salida

TGTFET:

TFET dual-fuente gate en T

Tox:

Espesor dieléctrico gate HfO₂

Tp:

Espesor bolsillo n⁺

UTFET:

TFET gate en U

V_d:

Voltaje drenaje-fuente

V_g:

Voltaje gate-fuente

Wg:

Ancho electrodo gate