Optimización de programación para DRAM 1T sin capacitor usando tecnología TFET de doble compuerta

Resumen

Los grandes volúmenes de capacitor y corrientes de fuga elevadas en celdas DRAM convencionales de un transistor-un capacitor (1T-1C) impiden mayor escalado. El transistor de efecto de campo por tunelización (TFET), con su fuga en estado apagado ultra-baja y pendiente subumbral pronunciada, es una alternativa prometedora. Este estudio introduce una arquitectura DRAM 1T sin capacitor que emplea un TFET de doble compuerta (DG-TFET). El diseño de doble compuerta separa funciones de escritura y lectura, permitiendo rendimiento superior: tiempo de retención (RT) superior a 2 s y sensibilidad térmica mínima. Usando simulaciones Silvaco-Atlas, desarrollamos una estrategia sistemática de optimización de programación que maximiza la relación corriente lectura-1/lectura-0 (hasta 10⁷) preservando retención larga, reduciendo así tasa de refresco y consumo de potencia dinámica.

Introducción

La memoria de acceso aleatorio dinámica (DRAM) se ha vuelto componente esencial en sistemas móviles y de computación. Sin embargo, a medida que las geometrías de dispositivo se reducen, los capacitores en celdas DRAM 1T-1C convencionales ocupan gran fracción del área, impidiendo mayor escalado. Una alternativa prometedora es la DRAM 1T sin capacitor que se basa en transistor de compuerta flotante. Este enfoque puede ofrecer empaquetado de mayor densidad pero sufre corrientes de lectura dependientes de temperatura porque el transporte de carga durante lectura depende de emisión termiónica, llevando a oscilación subumbral >60 mV/dec y fuga aumentada.

Los TFET, que conducen vía tunelización banda-a-banda (BTBT), ofrecen SS <60 mV/dec, fuga en estado apagado ultra-baja y débil dependencia térmica. Su alta relación Ion/Ioff los hace atractivos como transistor central en celda DRAM. Se ha propuesto DRAM TFET de doble compuerta (DG-TFET), donde la operación de escritura almacena carga mediante BTBT en lado drenaje bajo Compuerta 2, mientras la lectura extrae corriente vía BTBT en lado fuente bajo Compuerta 1. Aunque estudios previos demostraron RT >64 ms y sensibilidad térmica reducida, la relación corriente lectura-1/lectura-0 sigue subóptima debido a condiciones de programación no ideales.

Presentamos por tanto una guía detallada de optimización de programación para DRAM DG-TFET, aprovechando simulaciones Silvaco-Atlas para identificar polarizaciones óptimas para etapas de escritura, retención y lectura. Las condiciones optimizadas producen relación corriente lectura-1/lectura-0 de 10⁷ y RT >2 s, reduciendo significativamente corriente lectura-0 y consumo total de potencia.

Métodos

La estructura DG-TFET investigada se ilustra en Fig. 1. Las concentraciones de dopaje fuente (P⁺) y drenaje (N⁺) son 1×10²⁰ cm⁻³. El canal intrínseco se divide en Compuerta 1 (polisilicio N⁺) y Compuerta 2 (polisilicio P⁺) con hueco 50 nm. Compuerta 2 forma un pozo físico profundo que almacena huecos, mientras Compuerta 1 asegura región de subtraslape baja concentración huecos para facilitar lectura. Parámetros: espesor Si bulk 20 nm; longitud Compuerta 1 400 nm; Compuerta 2 200 nm; espesor óxido compuerta 3 nm.

Esquemático de celda DRAM DG-TFET. Fuente P⁺, drenaje N⁺, Compuerta 1 polisilicio N⁺, Compuerta 2 polisilicio P⁺.

La simulación emplea Silvaco-Atlas con modelo BTBT No-Local y parámetros calibrados a datos experimentales. Recombinación Shockley-Read-Hall, estadísticas Fermi y movilidad dependiente de campo también se incluyen. Vidas de electrón y hueco se fijan a 100 ns, y temperatura por defecto 300 K.

Resultados y discusión

Operación de escritura

Durante escritura-1, sesgo negativo en Compuerta 2 eleva bandas de canal bajo la compuerta, estrechando barrera BTBT entre canal y drenaje. Esto promueve tunelización electrónica al drenaje, agotando completamente el canal bajo Compuerta 2 y dejando pozo potencial profundo que captura huecos generados. Una subsiguiente operación escritura-0 aplica sesgo positivo en Compuerta 2, permitiendo huecos almacenados recombinar en lado drenaje. La magnitud óptima de sesgo negativo es –1,3 V para escritura-1 y +1,3 V para escritura-0, ya que voltajes absolutos mayores saturan BTBT y no dan mayor mejora en acumulación de huecos.

Concentraciones huecos en superficie canal tras escritura. Línea sólida: escritura-1; discontinua: escritura-0.

Operación de retención

Tras escritura, la celda se mantiene en pequeño sesgo negativo en Compuerta 2 (–0,2 V) para profundizar pozo potencial y suprimir recombinación huecos durante intervalo retención-1. Un sesgo negativo durante retención-0 bajaría inadvertidamente barrera tunelización cerca drenaje, acelerando recombinación y degradando estado 0. Así, –0,2 V es sesgo óptimo de retención para ambos estados.

Tasa recombinación tras retención. (a) 0 V; (b) –0,5 V. (c) Diagrama bandas energía; (d) Concentración huecos tras retención-0.

Operación de lectura

Lectura se realiza con sesgo drenaje 1 V. Compuerta 1 fija en +1 V para maximizar BTBT en fuente, mejorando corriente lectura-1. Compuerta 2 se ajusta a +0,8 V: este voltaje mantiene canal bajo Compuerta 2 suficientemente agotado durante lectura-0, suprimiendo flujo electrónico al drenaje y reduciendo corriente lectura-0, mientras permite tunelización eficiente durante lectura-1. La resultante relación corriente lectura-1/lectura-0 alcanza 10⁷.

Diagrama bandas energía (a) y densidad corriente total (b) tras lectura-0. Voltaje óptimo Compuerta 2 es +0,8 V.

Respuesta transitoria

Con polarizaciones optimizadas (escritura-1: –1,3 V, escritura-0: +1,3 V, retención: –0,2 V, lectura-1: Compuerta 1 = +1 V, Compuerta 2 = +0,8 V), simulaciones transitorias (escritura/retención/lectura: 50 ns/100 ns/50 ns) muestran relación corriente lectura-1/lectura-0 de 10⁷ (Fig. 9a). Incluso tras tiempo retención 10 s, la relación permanece >10 (Fig. 9b). RT supera 2 s, superando reportes previos, y corriente lectura-0 es marcadamente menor que en estudios previos, traduciéndose en potencia dinámica reducida.

(a) Corrientes drenaje transitorias durante escritura/retención/lectura. (b) Corrientes lectura-1 y lectura-0 vs. tiempo retención.

Conclusiones

Hemos establecido un protocolo integral de optimización de programación para DRAM 1T sin capacitor TFET de doble compuerta, validado por simulaciones Silvaco-Atlas. El esquema de polarización optimizado —escritura-1: –1,3 V, escritura-0: +1,3 V, retención: –0,2 V, lectura-1: Compuerta 1 = +1 V, Compuerta 2 = +0,8 V— produce relación corriente lectura-1/lectura-0 de 10⁷ y RT >2 s. La ultra-baja corriente lectura-0 reduce drásticamente consumo potencia y sobrecarga refresco, posicionando DG-TFET DRAM como fuerte candidato para memoria de próxima generación de bajo consumo y alta densidad.