Modulador ΔΣ de tiempo continuo de 80 dB de rango dinámico, 100 MHz de ancho de banda a 2.4 GHz de frecuencia de reloj

Resumen

El ancho de banda de un modulador ΔΣ está limitado por la frecuencia de reloj debido al requisito de ratio de sobremuestreo. A medida que los procesos CMOS a nanoescala se desarrollan rápidamente, es posible diseñar moduladores ΔΣ de tiempo continuo de ancho de banda amplio y alto rango dinámico para aplicaciones de alta frecuencia. Este artículo propone un modulador ΔΣ de tiempo continuo de 3er orden y 4 bits con topología de realimentación simple (single-loop feedforward). Este modulador se diseña en proceso CMOS de 40 nm y alcanza 80 dB de rango dinámico y ancho de banda de 100 MHz a frecuencia de reloj de 2.4 GHz. El modulador consume 69.7 mW de fuente de alimentación de 1.2 V.

Introducción

Impulsados por las demandas crecientes en aplicaciones de comunicaciones inalámbricas como estándares celulares, los convertidores analógico-digitales (ADC) evolucionan rápidamente para soportar mayor ancho de banda de señal (BW) y rango dinámico (DR). El requisito de BW en estándar de comunicación Long-Term-Evolution Advanced (LTE-A) ha subido a 100 MHz. Los ADC de Nyquist, típicamente ADC pipeline [1, 2], se han usado en macro estaciones base por su alto BW. Sin embargo, los buffers de entrada indispensables para conducir capacitores de entrada conmutados limitados por ruido térmico y filtro anti-aliasing causan consumo significativo de energía y complejidad de diseño. Además, el hecho de que los ADC pipeline dependen de ganada inter-etapa precisa, que determina amplificador de residuo de alta ganancia y ancho de banda y tecnología de calibración, conduce a complejidad y disipación de potencia. Los ADC ΔΣ son conocidos por su alto rendimiento y eficiencia energética empleando tecnología de sobremuestreo y conformado de ruido. Sin embargo, el requisito de ratios de sobremuestreo (OSR), que típicamente supera 16 [3-6], determina frecuencia de muestreo más allá de GHz. Recientemente, ADC ΔΣ superando 50 MHz BW se han propuesto usando procesos CMOS a nanoescala, que permiten frecuencia de reloj multi-GHz. Previamente, ADC ΔΣ de alta frecuencia usualmente adoptan realizaciones de tiempo continuo (CT) [3-9] en lugar de realizaciones de tiempo discreto (DT). Este último se implementa por circuito de capacitor conmutado, y su precisión depende de coincidencia de capacitores, lo que significa operación robusta bajo variación de proceso. Además, inmunidad superior a jitter de reloj se proporciona ya que las constantes de tiempo de capacitores e interruptores son suficientemente pequeñas. Sin embargo, como la operación de muestreo se ejecuta antes del modulador, se necesita filtro anti-aliasing. Por otro lado, debido al requisito de asentamiento para asegurar estabilidad en las etapas, amplificadores operacionales en moduladores DT se implementan con ancho de banda de ganancia unitaria (UGBW) más amplio que moduladores CT. En resumen, moduladores DT pueden proporcionar alta precisión pero señal estrecha [10, 11] y se usan ampliamente para implementar aplicaciones de medición como sensores inteligentes e imagen biomédica. En contraste, ha habido esfuerzo más extendido para diseñar moduladores CT para aplicaciones de alta frecuencia que DT con complejidad y consumo de potencia comparables.

La meta de diseño exigente de mayor BW en un proceso dado determina un OSR menor debido a frecuencia de reloj limitada por proceso. Para lograr DR suficiente, se requiere conformado de ruido agresivo implementado por orden alto de función de transferencia de ruido, que convencionalmente se realiza por cascada de filtro de bucle y generalmente igual o mayor a 3 en trabajos previos. Sin embargo, los órdenes aumentados de filtro de bucle causan consumo de potencia, inestabilidad y complejidad de diseño. La arquitectura de conformado de ruido multi-etapa (MASH) [6, 8], implementada por moduladores ΔΣ locales de bajo orden en cascada sin ruta de realimentación entre ellos, se empleó para aliviar problemas de estabilidad pero con sensibilidad a desajuste. Además, un modulador con cuantificador multi-bit obtiene DR condicionalmente alto con cantidad exponencialmente creciente de comparadores.

Este artículo describe un modulador CT en CMOS 40 nm que logra 80 dB DR sobre 100 MHz BW con consumo de 69.7 mW usando proceso CMOS 40 nm. Este artículo se organiza como sigue. La sección "Método" describe la topología del modulador e implementación de circuito. La sección "Resultados y Discusión" muestra resultados simulados, y la sección "Conclusión" proporciona resumen de este trabajo.

Método

La Figura 1 ilustra el esquema general del modulador ΔΣ CT de 3er orden propuesto con estructura single-ended para simplificación. El conformado de ruido de 3er orden obtiene un gran compromiso entre DR y estabilidad del bucle. El modulador propuesto tiene frecuencia de muestreo de 2.4 GHz con OSR de 12. El OSR relativamente alto en moduladores ΔΣ superando 100 MHz BW asegura alto DR. El modulador contiene tres integradores RC, un cuantificador de 4 bits y un DAC de direccionamiento de corriente de 4 bits. Los integradores se implementan por amplificadores feedforward innovadores de baja disipación de potencia para alta eficiencia energética. El DAC de realimentación tiene duración de medio período de muestreo de retardo extra para relajar el requisito de metaestabilidad del cuantificador. Una ruta de realimentación rápida implementada por un sumador pasivo y conducida directamente por el cuantificador realiza la compensación de retardo de bucle exceso (ELD). Se emplea topología feedforward para eficiencia energética a expensas de función de transferencia de señal fuera de banda.

Esquema general del modulador ΔΣ CT single-loop de 3er orden 4 bits propuesto con topología feedforward

Diseño del amplificador

Se requiere alta ganancia de amplificador en moduladores ΔΣ para asegurar la función de transferencia de ruido deseada. Sin embargo, las tecnologías a nanoescala usadas para lograr frecuencia de reloj multi-GHz sufren de ganancia intrínseca baja. Por tanto, se adopta amplificador de tres etapas para implementar ganancia DC suficiente, como se muestra en Fig. 2. Topología feedforward y compensación Miller se combinan para mejorar margen de fase sin reducción de ancho de banda de ganancia unitaria. Los amplificadores feedforward han sido una solución popular para lograr alta ganancia con UGBW y margen de fase (PM) adecuados. El cero en semiplano izquierdo causado por la ruta feedforward se supone que cancela efectivamente el desplazamiento de fase negativo de los polos. Requiere alta transconductancia de los amplificadores en la ruta feedforward y consume potencia significativa. El esquema ventajoso de reutilizar corriente de bias ahorra potencia mientras limita valores g_m. g_m insuficiente típicamente causa el cero más allá del UGBW y no puede proporcionar margen de fase adecuado. Un cero optimizado ubicado debajo del UGBW general se proporciona añadiendo capacitor de compensación Miller y resistor de anulación.

Topología del amplificador feedforward de tres etapas propuesto con compensación Miller

La Figura 3 muestra el esquema a nivel de transistores del amplificador usado en el primer integrador. Transistores M_1-4 forman la etapa de entrada del amplificador, mientras transistores M_9,10 y M_13,14 forman la segunda y tercera etapa, respectivamente. Transistores M_5-8 y M_11,12 crean dos rutas feedforward de alta velocidad entre entrada y salida mientras comparten corrientes de bias con amplificadores de segunda y tercera etapa. La salida de modo común (CM) de primera etapa se fija localmente. La salida CM de segunda y tercera etapa se fija por ruta de realimentación de segunda etapa a través de amplificador CMFB, M_7,8 y M_13,14. La Figura 4a muestra la respuesta simulada post-layout de lazo abierto del amplificador del primer integrador con toda carga mientras Fig. 4b muestra la respuesta de lazo cerrado. El primer integrador logra 3.6 GHz de UGBW y 57.8° de PM con todo efecto de carga mientras consume 10.5 mW de fuente de 1.2 V. Los integradores segundo y tercero adoptan la misma topología pero con corrientes de bias escaladas, logrando UGBW de 4.7 y 3.3 GHz y PM de 58.0 y 57.8° mientras consumen 4.3 y 17.3 mW, respectivamente.

Esquema a nivel de transistores del amplificador

Resultados simulados post-layout del amplificador en el 1er integrador. a Respuesta AC de lazo abierto; b Respuesta AC de lazo cerrado

Cuantificador y DAC

Como se muestra el esquema del cuantificador y DAC en Fig. 5, cada uno consiste en 16 celdas unitarias. El cuantificador se realiza como ADC flash de 4 bits con codificador de 16 niveles generado por escalera resistiva de 17 tomas. El cuantificador, cuya duración de operación es demandada por ELD a menos de medio período de muestreo para asegurar estabilidad del bucle, es un bloque clave como limitación de BW máximo.

Esquema simplificado de los cuantificadores y DACs

Para implementar ADC flash de alta velocidad, se emplea arquitectura de comparador de tres etapas consistente en etapa de preamplificador, etapa de comparador dinámico, y latch set-and-reset (SR) simétrico [12], ilustrado como Fig. 6. El preamplificador para reducción de offset referido a entrada son dos pares diferenciales con carga resistiva con interruptor de reset conectado a través de salidas para permitir recuperación rápida. A diferencia de comparadores dinámicos convencionales, el par diferencial e inversores acoplados cruzados se dividen en dos partes para minimizar la cantidad de transistores en cada ruta de corriente para fuentes de bajo voltaje. Cuando el reloj pasa a nivel alto, los comparadores dinámicos comienzan a tomar decisión de comparación dependiente de entrada. Luego, las dos salidas de cada comparador dinámico se resetean a 0 cuando el reloj retorna de alto a bajo, disparando la regeneración y latch del latch SR simétrico. Dado que solo un transistor en cada rama está activo, la estructura de latch SR simétrico conduce una fuerte capacidad de駆動 de carga. Permite tamaño de transistor pequeño con velocidad de apagado significativa y bajo consumo de potencia. Además, resulta en retardos iguales de ambas señales de salida. Los latches D antes de unidades DAC son low-level-sensitive con respecto al nivel de señal de reloj, asegurando duración de medio ELD. El circuito a nivel de transistores de la unidad DAC de direccionamiento de corriente se muestra en Fig. 7.

Circuito a nivel de transistores de un elemento unitario del cuantificador propuesto

Elemento unitario DAC de direccionamiento de corriente PMOS

Resultados y Discusión

El prototipo de modulador ΔΣ se construye en proceso CMOS de 40 nm. Como resultados simulados post-layout de SNR y SDNR vs. amplitud de entrada a 10.2 MHz mostrados en Fig. 8, se logra 80 dB DR. Las Figuras 9 y 10 muestran los espectros simulados con entrada de tono único a −3.52 dBF a 10.2 MHz y 97 MHz, respectivamente, ya que 0 dBF corresponde a 2.4 Vpp escala completa del modulador. El SNDR es 77.47 dB y 76.53 dB, respectivamente. Como se muestra el desglose de consumo en Fig. 11, el modulador cuesta 69.7 mW de consumo de potencia. El integrador, el cuantificador y el DAC consumen respectivamente 32.1 mW, 25.4 mW y 6.2 mW. 6.0 mW de potencia se consumen por otras corrientes incluyendo buffers de reloj, biases de corriente y referencias de voltaje. El modulador logra FOM de Schreier de 171.6 dB basado en DR. La Tabla 1 compara este trabajo con varios trabajos publicados previamente. El modulador propuesto alcanza ancho de banda amplio con el FOM más alto.

SNR y SNDR simulados post-layout vs. amplitud de señal de entrada con entrada de 10.2 MHz

Espectros simulados post-layout con entrada de tono único a 10.2 MHz

Espectros simulados post-layout con entrada de tono único a 97 MHz

Desglose de consumo de potencia simulado post-layout

Conclusión

En este trabajo, propusimos un modulador ΔΣ CT de 3er orden 4 bits con topología single-loop feedforward. Este modulador se diseña en proceso CMOS de 40 nm y alcanza 80 dB DR sobre ancho de banda de 100 MHz a frecuencia de reloj de 2.4 GHz. La construcción de amplificador de baja disipación de potencia conduce a alta eficiencia energética, y el modulador consume 69.7 mW de fuente de 1.2 V y alcanza FOM de Schreier de 171.6 dB.

Disponibilidad de Datos y Materiales

Todos los datos generados o analizados durante este estudio están incluidos en este artículo publicado.

Abreviaturas

ADC:

Convertidores analógico-digitales

BW:

Ancho de banda

CT:

Tiempo continuo

DR:

Rango dinámico

DT:

Tiempo discreto

ELD:

Retardo de bucle exceso

LTE-A:

Long-Term-Evolution Advanced

OSR:

Ratios de sobremuestreo

PM:

Margen de fase

UGBW:

Ancho de banda de ganancia unitaria