Un modulador Delta-Sigma de tiempo continuo de rango dinámico de 80 dB de ancho de banda de 100 Mhz con una frecuencia de reloj de 2.4 Ghz

Método

La Figura 1 ilustra el esquema general del CT de tercer orden propuesto Δ Σ modulador con la estructura de un solo extremo para simplificar. El modelado de ruido de tercer orden consigue un gran compromiso entre el DR y la estabilidad del bucle. El modulador propuesto tiene una frecuencia de muestreo de 2,4 GHz con un OSR de 12. El OSR relativamente alto en Δ Σ moduladores excedidos de 100 MHz BW asegura un alto DR. El modulador contiene tres integradores RC, un cuantificador de 4 bits y un DAC de control de corriente de 4 bits. Los integradores se implementan mediante innovadores amplificadores feedforward de disipación de baja potencia para una alta eficiencia energética. El DAC de retroalimentación tiene un retardo adicional de duración de medio período de muestreo para relajar el requisito de metaestabilidad del cuantificador. Una ruta de retroalimentación rápida implementada por un sumador pasivo e impulsada directamente por el cuantificador realiza la compensación de retardo de bucle excesivo (ELD). Se emplea una topología de alimentación directa para la eficiencia energética a expensas de la función de transferencia de señal fuera de banda.

Esquema general del CT de 4 bits de tercer orden de bucle único propuesto Δ Σ modulador con topología feedforward

Diseño del amplificador

Se requiere una alta ganancia del amplificador en Δ Σ moduladores para asegurar la función de transformación de ruido deseada. Sin embargo, las tecnologías a nanoescala utilizadas para lograr una frecuencia de reloj de varios GHz sufren una baja ganancia intrínseca. Por lo tanto, se adopta un amplificador de tres etapas para implementar suficiente ganancia de CC, como se muestra en la Fig. 2. La topología de avance y la compensación de Miller se combinan para mejorar el margen de fase sin reducción de ancho de banda de ganancia unitaria. Los amplificadores feedforward han sido una solución popular para lograr una alta ganancia con UGBW y margen de fase (PM) adecuados. Se supone que el cero del semiplano izquierdo causado por la trayectoria de alimentación hacia adelante cancela efectivamente el cambio de fase negativo de los polos. Requiere una alta transconductancia de los amplificadores en la ruta de alimentación y consume una potencia significativa. El esquema ventajoso de reutilizar la corriente de polarización ahorra energía mientras que limita g _m valores. g insuficiente _m normalmente provoca el cero más allá del UGBW y no puede proporcionar un margen de fase adecuado. Se proporciona un cero optimizado ubicado debajo del UGBW general agregando un condensador de compensación Miller y una resistencia de anulación.

Topología del amplificador feedforward de tres etapas propuesto con compensación Miller

La Figura 3 muestra el esquema a nivel de transistor del amplificador utilizado en el primer integrador. Transistores M ₁₋₄ forman la etapa de entrada del amplificador, mientras que los transistores M _9,10 y M _13,14 forman la segunda y tercera etapa, respectivamente. Transistores M ₅₋₈ y M _11,12 Cree dos rutas de avance de alta velocidad entre la entrada y la salida mientras comparte las corrientes de polarización con los amplificadores de segunda y tercera etapa. El modo común de salida (CM) de la primera etapa se fija localmente. El CM de salida de la segunda y la tercera etapa se fija mediante una ruta de retroalimentación de la segunda etapa a través de un amplificador CMFB, M _7,8 y M _13,14 . La figura 4a muestra la respuesta de bucle abierto posterior al diseño simulado del amplificador del primer integrador con toda la carga, mientras que la figura 4b muestra la respuesta de bucle cerrado. El primer integrador alcanza 3,6 GHz de UGBW y 57,8 ^∘ de PM con todo el efecto de carga mientras consume 10,5 mW de un suministro de 1,2 V. El segundo y tercer integradores adoptan la misma topología pero con corrientes de polarización escaladas, logrando UGBW de 4.7 y 3.3 GHz y PM de 58.0 y 57.8 ^∘ mientras consume 4,3 y 17,3 mW, respectivamente.

Esquema de nivel de transistor del amplificador

El diseño posterior simuló los resultados del amplificador en el primer integrador. un Respuesta de CA de lazo abierto; b Respuesta de CA de circuito cerrado

Cuantizador y DAC

Como se muestra en el esquema del cuantificador y DAC en la Fig. 5, cada uno consta de 16 celdas unitarias. El cuantificador se realiza como un ADC flash de 4 bits con codificador de 16 niveles generado a partir de una escalera resistiva de 17 tomas. El cuantificador, cuya duración de operación es exigida por ELD a menos de la mitad de un período de muestreo para garantizar la estabilidad del bucle, es un bloque clave como limitación del BW máximo.

El esquema simplificado de los cuantificadores y los DAC

Para implementar ADC flash de alta velocidad, se emplea una arquitectura de comparador de tres etapas que consta de una etapa de preamplificador, una etapa de comparador dinámico y un pestillo simétrico de activación y desactivación (SR) [12], ilustrado en la figura 6. El preamplificador para la reducción de compensación referida a la entrada son dos pares diferenciales de carga resistiva con un interruptor de reinicio que se conecta a través de las salidas para permitir una recuperación rápida. A diferencia de los comparadores dinámicos convencionales, el par diferencial y los inversores de acoplamiento cruzado se dividen en dos partes para minimizar la cantidad de transistor en cada ruta de corriente para suministros de bajo voltaje. Cuando el reloj cambia al nivel alto, los comparadores dinámicos comienzan a tomar la decisión de comparación dependiente de la entrada. Luego, las dos salidas de cada comparador dinámico se restablecen a 0 a medida que el retorno del reloj pasa de alto a bajo, lo que activa la regeneración y el enclavamiento del pestillo SR simétrico. Dado que solo un transistor en cada rama está activo, la estructura de enclavamiento SR simétrica conduce a una fuerte capacidad de conducción de carga. Permite un tamaño de transistor pequeño con una velocidad de apagado significativa y un bajo consumo de energía. Además, da como resultado retrasos iguales de ambas señales de salida. Los pestillos D antes de las unidades DAC son sensibles al nivel bajo con respecto al nivel de la señal del reloj, lo que garantiza la mitad de la duración del ELD. El circuito de nivel de transistor de la unidad DAC de dirección actual se muestra en la Fig. 7.

Circuito a nivel de transistor de un elemento unitario del cuantificador propuesto

El elemento de unidad DAC de dirección actual de PMOS

Resultados y discusión

El prototipo Δ Σ El modulador está integrado en un proceso CMOS de 40 nm. Como los resultados post-simulados de la SNR y SDNR frente a la amplitud de entrada a 10,2 MHz que se muestran en la Fig. 8, se logra una DR de 80 dB. Las Figuras 9 y 10 muestran los espectros simulados con una entrada de tono único de - 3,52 dBF a 10,2 MHz y 97 MHz, respectivamente, ya que 0 dBF corresponde a la escala completa del modulador de 2,4 Vpp. La SNDR es 77,47 dB y 76,53 dB, respectivamente. Como el consumo de avería que se muestra en la Fig. 11, el modulador cuesta 69,7 mW de consumo de energía. El integrador, el cuantificador y el DAC consumen respectivamente 32,1 mW, 25,4 mW y 6,2 mW. Las otras corrientes consumen 6,0 mW de potencia, incluidos los búferes de reloj, las polarizaciones de corriente y las referencias de voltaje. El modulador alcanza un Schreier FOM de 171,6 dB basado en DR. La Tabla 1 compara este trabajo con varios trabajos publicados anteriormente. El modulador propuesto logra un ancho de banda amplio con la mayor FOM.

SNR y SNDR post-simulados frente a la amplitud de la señal de entrada con una entrada de 10,2 MHz

Los espectros post-simulados con una entrada de tono único a 10,2 MHz

Los espectros post-simulados con una entrada de tono único a 97 MHz

El desglose del consumo de energía post-simulado

Conclusión

En este trabajo, propusimos un CT de 4 bits de tercer orden Δ Σ modulador con una topología feedforward de bucle único. Este modulador está diseñado en un proceso CMOS de 40 nm y alcanza una DR de 80 dB en un BW de 100 MHz a una frecuencia de reloj de 2,4 GHz. La construcción del amplificador de disipación de baja potencia ofrece una alta eficiencia energética, y el modulador consume 69,7 mw de una fuente de alimentación de 1,2 V y alcanza una FOM Schreier de 171,6 dB.

Disponibilidad de datos y materiales

Todos los datos generados o analizados durante este estudio se incluyen en este artículo publicado.

Abreviaturas

ADC:

Convertidores de analógico a digital

BW:

Ancho de banda

CT:

Tiempo continuo

DR:

Rango dinámico

DT:

Tiempo discreto

ELD:

Retardo de bucle excesivo

LTE-A:

Avanzado de evolución a largo plazo

OSR:

Ratios de sobremuestreo

PM:

Margen de fase

UGBW:

Ancho de banda de ganancia unitaria

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