nv-SRAM 4T2R Totalmente Compatible CMOS usando STI-RRAM con Auto-Inhibición de Carga — Potencia Estática Cero y Alta Velocidad

Resumen

Presentamos un novedoso SRAM no-volátil (nv-SRAM) de 4-transistores/2-resistores (4T2R) que integra RRAM basado en STI directamente dentro de un proceso lógico CMOS estándar. La celda emplea un mecanismo de auto-inhibición de carga que permite almacenar datos no-volátilmente manteniendo las características rápidas de lectura/escritura de SRAM convencional. Porque el RRAM reside en la región STI adyacente a los nodos flotantes, el diseño preserva compatibilidad lógica completa e incurre en capas de proceso adicionales, logrando potencia estática cero durante retención de datos.

Introducción

A medida que el escalado CMOS entra en régimen nanométrico, las corrientes de fuga en celdas SRAM estándar aumentan drásticamente, llevando consumo de potencia estática a niveles inaceptables para dispositivos portátiles e IoT. Investigadores han explorado variedad de topologías de celda y esquemas de sesgo para mitigar esto, a menudo incorporando elementos de almacenamiento no-volátil como RRAM o MRAM para eliminar potencia de retención mientras preservan velocidad. Sin embargo, integrar estos NVMs típicamente requiere capas BEOL adicionales o pasos de proceso especializados, que añaden complejidad y aumentan capacitancia parásita que ralentiza tiempo de acceso. En nuestro trabajo previo, introducimos un nv-SRAM 4T de potencia estática cero que usa STI-RRAMs adyacentes a nodos flotantes. Este artículo expande ese concepto presentando un nv-SRAM 4T2R totalmente compatible lógico que entrega tanto potencia de retención cero como operación de alta velocidad mientras permanece totalmente implementable en flujo lógico CMOS 40 nm.

Métodos

Estructura de Celda STI-RRAM

El diseño STI-RRAM 3D (Fig. 1a) coloca una película de óxido de metal de transición (TMO) entre una fuente N+ y un tapón de tungsteno. Posicionando cuidadosamente el contacto en el STI con espaciado definido Δd desde la difusión N+, el espesor de TMO —y así la resistencia del dispositivo— se controla precisamente. Imágenes TEM (Fig. 1b) y esquemas de layout (Fig. 1c) confirman que el RRAM resultante forma estado inicial de alta resistencia (≈10⁸ Ω). Datos experimentales (Fig. 2a) muestran correlación clara entre Δd y resistencia inicial; Δd de 10 nm produce menor voltaje de formación y distribución favorable de tanto estado de baja resistencia (LRS) como estado de alta resistencia (HRS) (Fig. 2b). Durante set/formación, el transistor selecto limita la corriente, lo que mejora endurance (Fig. 4b).

Voltaje de puerta (V_G) controla corriente de lectura LRS (Fig. 3), permitiendo ajuste preciso de resistencia de carga. Los valores R_L,L pueden establecerse ajustando voltaje de word-line (WL) durante formación; rango WL de 0.75–1.25 V produce R_L,L entre 20 y 400 kΩ (Fig. 3). Menor R_L,L aumenta corriente de standby (Fig. 7) pero también amplía ventana resistiva entre estados.

Tiempos de set y reset se optimizan a V_SL=2 V y 2.8 V, respectivamente (Fig. 4a). Con algoritmo de programación por pulsos incrementales, el RRAM soporta 10⁶ ciclos con ventana de lectura estable (Fig. 4b).

Concepto de SRAM No-Volátil

El nv-SRAM 4T2R (Fig. 5) incrusta dos STI-RRAMs como nodos de almacenamiento no-volátil y resistencias de carga. Se posicionan entre regiones N+ Q y QB y contactos STI, produciendo layout compacto que mantiene RRAM al mismo nivel que transistores. La sección transversal resultante (Fig. 5b) demuestra integración perfecta sin capas metálicas BEOL adicionales.

La celda soporta modos volátil y no-volátil. En estado balanceado, las dos resistencias de carga son iguales (R_L1 = R_L2 = R_L,L), y la celda se comporta como SRAM 4T convencional. Para guardar datos no-volátilmente, un mecanismo de auto-inhibición resetea un lado RRAM basado en valor de latch almacenado (Fig. 6). Tras reset, la alimentación puede apagarse, logrando potencia de retención cero. Re-aplicar V_DD restaura estado del latch desde los RRAMs, y un pulso de set general puede refrescar la memoria si es necesario.

Durante inicialización, un pulso de formación general (V_D = 2.8 V) establece tanto R_L1 como R_L2 al mismo R_L,L (20–370 kΩ) controlando voltaje WL. La celda entonces alcanza estado balanceado listo para operación SRAM convencional. La escritura auto-inhibida (Fig. 9) usa pulso de 300 ns, 2 V para resetear selectivamente un RRAM, guardando datos del latch no-volátilmente mientras mantiene el otro RRAM en estado de resistencia opuesto.

Restauración de datos volátiles tras apagado se logra re-aplicando V_DD; los RRAMs desbalanceados alimentan automáticamente los nodos del latch (Fig. 11). La restauración ocurre en pocos nanosegundos.

Resultados y Discusión

Análisis Eléctrico

Las condiciones de transición entre estados operacionales se listan en Tabla 1. Variando voltaje WL durante inicialización, R_L,L puede ajustarse entre 20–400 kΩ. Valores menores de R_L,L aumentan corriente de standby (Fig. 7) pero también amplían ventana resistiva, mejorando márgenes dinámicos de lectura/escritura. Mediciones de margen de ruido estático (SNM) (Fig. 8a) muestran que celdas balanceadas mantienen SNM en todo rango R_L,L, con márgenes de lectura razonables logrados a voltajes WL por debajo de V_DD. Trazas dinámicas de lectura/escritura (Fig. 8b) confirman tiempos de acceso sub-nanosegundo; mayor R_L,L ralentiza ligeramente pull-up pero permanece aceptable.

Escritura no-volátil se logra por pulso V_PP de 300 ns, 2 V. Figura 9b demuestra que reset selectivo ocurre limpiamente en un lado del par RRAM, mientras el otro lado permanece inalterado. Incluso con ratio de carga desbalanceado inicial de 2 MΩ/400 kΩ, la celda puede escribir ambos estados lógicos exitosamente (Fig. 10c). Al encender, los nodos del latch se recuperan automáticamente (Fig. 11). Estos resultados confirman viabilidad del mecanismo de auto-inhibición.

Efecto Parásito y Comparación

Porque los STI-RRAMs residen dentro de la misma capa de difusión que los transistores SRAM, el diseño evita stacks metálicos BEOL adicionales, resultando en capacitancia parásita insignificante en nodos de latch. Simulaciones post-layout (Fig. 12) confirman que capacitancia parásita permanece baja incluso al aumentar número de capas metálicas, en contraste con implementaciones RRAM o MRAM back-end-of-line. Consecuentemente, el nv-SRAM 4T2R logra tiempos de lectura dinámicos más rápidos y consumo de potencia reducido comparado a trabajos previos. Tabla 2 resume métricas clave, destacando trade-offs entre voltaje de conmutación de estado y sobrecarga parásita.

Degradación de Margen de Ruido Estático Inducida por Variaciones

Variaciones de proceso en resistencia RRAM y voltaje de umbral de transistor (V_T) afectan SNM. Simulaciones Monte Carlo (Fig. 14) muestran que variaciones en tanto R_L,L como V_T estrechan distribución SNM. El mecanismo de auto-inhibición mitiga algo de esta sensibilidad, pero se requiere trabajo adicional en ajuste de proceso para mantener márgenes robustos en nodos deeply-escalados.

Conclusiones

Hemos demostrado un nv-SRAM 4T2R que integra STI-RRAMs en proceso lógico CMOS 40 nm sin máscaras o pasos adicionales. La celda ofrece funcionalidad auto-inhibición y auto-restauración, potencia estática cero durante retención, capacitancia parásita mínima, y operación de alta velocidad. Estos atributos hacen del nv-SRAM basado en STI-RRAM una solución atractiva para memoria lógica no-volátil de bajo consumo y alta densidad en sistemas futuros.