LVTSCR Resistente Latch-Up con PMOSFET Integrado para Protección ESD Mejorada en CMOS 28 nm

Resumen

El rectificador controlado de silicio de bajo voltaje de disparo (LVTSCR) se espera proporcione protección descarga electrostática (ESD) para circuito integrado bajo voltaje. Sin embargo, normalmente vulnerable efecto latch-up debido a su voltaje retención extremadamente bajo. En este artículo, un nuevo LVTSCR con MOSFET tipo p extra llamado EP-LVTSCR propuesto y verificado tecnología CMOS 28 nm. Dispositivo propuesto posee voltaje disparo menor ~6,2 V y voltaje retención significativamente mayor ~5,5 V con solo 23 % degradación corriente fallo bajo prueba pulso línea transmisión. También opera resistencia encendido menor ~1,8 Ω y corriente fuga confiable ~1,8 nA medida 3,63 V, adecuado protecciones ESD procesos CMOS 2,5 V/3,3 V. Además, mecanismo disparo y características conducción dispositivo propuesto exploradas y demostradas simulación TCAD.

Antecedentes

Con miniaturización continua tamaño característica dispositivos semiconductores, daño inducido descarga electrostática (ESD) circuitos integrados (IC) problema más serio. Además, costo fabricación dispositivo protección ESD aumentado drásticamente tecnología proceso avanzada. Por tanto, diseños dispositivos protección ESD alta eficiencia área y robustez gran valor.

Dispositivo rectificador controlado silicio (SCR) verificado sostener alta corriente ESD pequeña dimensión dispositivo debido efecto retroalimentación fuertemente positivo transistores bipolares parásitos. Pero SCR típicamente alto voltaje disparo (Vt1) excede voltaje ruptura óxido puerta etapa entrada tecnología CMOS nanoescala. Reducir Vt1 SCR, SCR lateral modificado (MLSCR) reportado protección ESD entrada insertando regiones n+ o p+ fuertemente dopadas frontera n-well y p-well. Pero voltaje disparo MLSCR aún mayor voltajes ruptura transistores salida búfer salida CMOS. Por tanto, no puede proporcionar protección ESD salida eficiente solo.

Proteger eficientemente búfer salida CMOS, SCR bajo voltaje disparo (LVTSCR) propuesto insertando dispositivo NMOS (PMOS) canal corto SCR tradicional realizar voltaje disparo mucho menor, equivalente voltaje disparo snapback NMOS(PMOS) insertado. Sin embargo, como SCR tradicional y MLSCR, LVTSCR también sufre peligros latch-up por voltaje retención (Vh) extremadamente bajo ~2 V. Efecto latch-up resultará malfuncionamiento operación normal y corriente alta incesante destruir IC.

Varios métodos posibles mejorar Vh LVTSCR. Solución común expandir región base transistores bipolares parásitos (BJT) SCR disminuir eficiencia inyección uniones emisor-base. Adoptar esto, no solo área diseño dispositivo aumenta, sino resistencia encendido (Ron) también, lo que lleva degradación drástica corriente fallo (It2). Método optimizado propuesto insertando región n-well flotante LVTSCR menos sacrificio It2, pero opera Ron grande llevando voltaje conducción exorbitante excede voltaje ruptura óxido puerta contra corriente pequeña, reduciendo corriente protección ESD efectiva. Método añadiendo capas extra N-LDD/P-HALO LVTSCR también eleva Vh, pero dispositivos solo compatibles proceso específico no ampliamente usables procesos CMOS ordinarios. Además, LVTSCR disparado puerta-tierra NMOS (GGSCR) reportado [13], aumenta Vh llevando drenaje NMOS embebido a ánodo, pero podría causar daño NMOS embebido antes conducción SCR corriente baja. Recientemente, estructuras LVTSCR compuestas bajo Vt1 alto Vh demostradas [14, 15]. Estructuras compuestas diseñadas alta complejidad requisitos área, limitando aplicación tecnología CMOS avanzada considerando costos diseño. Por tanto, dispositivo protección ESD robusto, eficiente área, inmune latch-up altamente deseable protección ESD proceso avanzado.

En este artículo, nueva estructura LVTSCR con transistor PMOS embebido (EP-LVTSCR) propuesta aplicaciones voltaje suministro 2,5 V/3,3 V. Dispositivo propuesto fabricado proceso CMOS 28 nm, característica eléctrica verificada medición pulso línea transmisión (TLP). Mecanismos física dispositivo explorados simulación diseño tecnología computarizada (TCAD). Resultado, estructura propuesta posee mayor voltaje retención, menor voltaje disparo con menor Ron, ligera disminución It2 sin paso proceso extra.

Métodos

LVTSCR convencional y EP-LVTSCR propuesto estudiados artículo. Vistas esquemáticas transversales LVTSCR convencional y EP-LVTSCR mostradas Fig. 1a, b, respectivamente, mientras circuitos equivalentes representados dentro estructuras con transistores parásitos y resistencias well. Ambos dispositivos, capas bloque silicuro (SAB) colocadas cima región ND parcial inducir resistencias balasto impidiendo formación capas silicuro. LVTSCR convencional, transistor NMOS insertado PWELL con drenaje (ND) cruzando NWELL y PWELL, mientras fuente y puerta conectados tierra (GND) juntos, Fig. 1a. Durante estrés ESD, transistores BJT laterales parásitos p-n-p (Q1) y n-p-n (Q2, Q3) encenderán gradualmente. Condición tal, Q1 y Q2 acoplados constituyen camino conducción SCR predominará descarga corriente, camino conducción SCR indicado línea discontinua.

Comparado LVTSCR convencional, EP-LVTSCR tiene transistor PMOS extra (T1) embebido NWELL como puerta y drenaje conectados ND con metal, Fig. 1b. Cuando pulso ESD aplicado ánodo EP-LVTSCR, diodo polarizado inversamente N+/NWELL/N+/PWELL/P+ conducirá primero si voltaje zapping mayor voltaje ruptura N+/PWELL. Luego, huecos/electrones generados efecto multiplicación avalancha fluirán cátodo/ánodo, aumentando densidad corriente NWELL/PWELL, elevando caída potencial a través NWELL/PWELL. Una vez caída voltaje total RNW1 y RNW2, equivalente caída voltaje entre fuente y puerta (−Vgs) T1, abruma voltaje umbral (Vth) ~0,9 V, T1 encenderá. Subsecuentemente, transistores laterales parásitos n-p-n Q2 y Q3 disparados con dependencia conducción uniones emisor-base. Notado conducción T1 reducirá Ron a través NWELL, así Q2 y Q3 disparados voltajes menores. A medida corriente continúa aumentando, caída voltaje RNW1 sube ~0,7 V enciende Q1 y transistor lateral parásito p-n-p PMOS (Q4). Finalmente, camino SCR enciende contra camino rama conduciendo.

Varios informes demostraron voltaje retención SCR determinado principalmente diferencia potencial región agotamiento NWELL/PWELL Vdep, inversamente proporcional portadores minoritarios (electrones/huecos) inyectados región agotamiento. Mientras camino rama EP-LVTSCR puede extraer huecos/electrones inyectados región agotamiento camino SCR, elevando Vh EP-LVTSCR.

Demostrar mecanismo física EP-LVTSCR, simulación TCAD realizada, modelos física movilidad, recombinación, termodinámico, densidad intrínseca efectiva integrados, métodos matemáticos extrapolación, RelErrcontrol, computación corriente continua usados. Modelado corriente ESD pulsos 1,2 A tiempo subida 10 ns aplicado ánodos EP-LVTSCR y LVTSCR convencional respectivamente, sustrato dispositivos considerado único disipador calor temperatura ambiente 300 K.

Resultados simulados distribución densidad corriente total EP-LVTSCR 500 ps y 5 ns Fig. 2a, b. 500 ps, distribución densidad corriente concentra T1 y Q2, indica serie T1/Q2 encendidos camino disparo Fig. 2a. Tiempo 5 ns, ambos camino SCR y rama conducido observado Fig. 2b. Parte huecos/electrones generados P+/N+ extraídos NWELL/PWELL fluir camino rama, ilustrados densidad corriente horizontal huecos y electrones estructura propuesta Fig. 2c, d. Además, distribuciones potencial electrostático LVTSCR convencional y EP-LVTSCR 5 ns comparadas Fig. 3a, b. Obviamente, pico potencial dentro EP-LVTSCR mayor. Resultados simulación proporcionan evidencia directa suposición mayor Vh EP-LVTSCR resultado camino rama indicado Fig. 1b.

Resultados y Discusión

LVTSCR convencional y EP-LVTSCR implementados CMOS 28 nm 2,5 V/3,3 V lógica mismo ancho 40 μm, topologías diseño mostradas Fig. 4a, b. Evitar efectos parásitos sustrato, anillos guarda tipo P (PGR) empleados ambas estructuras, cada PGR conectado GND. Eje central ND alineado unión NWELL/PWELL, parámetro D1 describe mitad longitud ND, D2 longitud región SAB.

Características ESD LVTSCR convencional y EP-LVTSCR medidas probador TLP Hanwa TED-T5000 tiempo subida 10 ns ancho pulso 100 ns, corrientes fuga medidas 3,63 V (1,1 * VDD) polarización DC tras cada estrés TLP. Características TLP I-V y fuga medidas EP-LVTSCR y LVTSCR mostradas Fig. 5. Aparentemente, EP-LVTSCR posee Vh mayor 5,49 V comparado LVTSCR convencional 2,18 V. Aunque EP-LVTSCR mejora significativa voltaje retención, It2 solo disminuyó ~0,29 A, beneficio asistencia camino corriente rama. Además, EP-LVTSCR realiza Vt1 disminuyendo 6,49 a 6,18 V. Pin 2,5 V o 3,3 V IO 28 nm CMOS, ventana diseño ESD 3,63 a 9,4 V con 10 % margen seguridad. Por tanto, EP-LVTSCR propuesto usable solución protección ESD válida puertos IO 2,5 V/3,3 V superando problema latch-up estructura tipo LVTSCR tradicional.

Artículo, características eléctricas protección ESD propuesta optimizadas modificando variables diseño D1 y D2. Fig. 6 ilustra resultados medición TLP EP-LVTSCRs dos D1 diferentes. Curvas I-V EP-LVTSCRs muestran dos regiones snapback efectos multi-disparo durante encendido dispositivos. Primera región snapback I sugiere conducción camino disparo indicado Fig. 2a, segunda snapback región II inducida encendido camino SCR. Disminuyendo D1 1,25 a 0,5 μm, It2 disminuye ~0,1 A y corriente retención segundo snapback aumenta ~0,17 A. Porque resistencias well RNW2 y RPW2 (Fig. 1) disminuyen con disminución D1, requiriendo más corriente disparar sostener conducción SCR.

Fig. 7 muestra resultados TLP I-V EP-LVTSCR tres D2 diferentes. Aumentando D2 0,75 a 2,25 µm, resistencia balasto ND aumentó gradualmente, resultando aumento resistencia camino rama, mayor ampliación Ron, observable variaciones pendiente curvas característica IV Fig. 7. Resultado, Vh eleva 5,5 a 5,8 V aumento D2 sin cambios significativos It2.

Conclusiones

Dispositivo ESD mejorado llamado EP-LVTSCR diseñado y fabricado tecnología CMOS 28 nm. Mecanismos dispositivos propuestos también demostrados simulaciones TCAD. Comparado LVTSCR convencional, EP-LVTSCR propuesto posee menor voltaje disparo 6,2 V y mayor voltaje retención 5,5 V debido mecanismo disparo mejorado y efecto conducción rama. Con tal aumento Vh, corriente fallo EP-LVTSCR solo disminuyó ~20 %. Además, estructura propuesta opera menor resistencia encendido y corriente fuga confiable ~2 nA 3,63 V, altamente aplicable protegiendo pines I/O 2,5 V/3,3 V. Además, EP-LVTSCRs también esperados proporcionar protección ESD circuitos potencia 5 V beneficio características voltaje retención ajustables.

Disponibilidad datos y materiales

Todos datos generados o analizados durante estudio incluidos artículo publicado.

Abreviaturas

ESD:

Descarga electrostática

SCR:

Rectificador controlado silicio

MLSCR:

SCR lateral modificado

LVTSCR:

SCR bajo voltaje disparo

CMOS:

Semiconductor óxido metal complementario

IC:

Circuitos integrados

Vt1:

Voltaje disparo

Vh:

Voltaje retención

BJT:

Transistores bipolares unión

Ron:

Resistencia encendido

It2:

Corriente fallo

TLP:

Pulso línea transmisión

TCAD:

Diseño tecnología computarizada

SAB:

Bloque silicuro

Vth:

Voltaje umbral

DC:

Corriente continua