Pruebas de Fiabilidad a Nivel Wafer Habilitadas por Software para Semiconductores de Nueva Generación

Una medida clave que impulsa el rendimiento en circuitos integrados (IC) de semiconductores es la fiabilidad. A medida que los ICs continúan volviéndose más pequeños y la complejidad del chip aumenta, los fabricantes necesitan asegurar que puedan seguir proporcionando el mismo nivel de fiabilidad a sus clientes para aplicaciones finales críticas.

Mientras que las pruebas de fiabilidad a nivel wafer se han usado largo tiempo para proporcionar información sobre variabilidad en procesos y degradación, estas demandas aumentadas de nuevas tendencias tecnológicas y complejidad de chips impulsan a los ingenieros a buscar métodos para aumentar datos de prueba de fiabilidad mientras disminuyen costos. Los enfoques actuales hacen compromisos entre conteo de canales y flexibilidad pero un enfoque paralelo por pin es necesario para abordar ambos.

Resumen de Pruebas de Fiabilidad a Nivel Wafer (WLR)

A lo largo de la vida de un IC, hay dos momentos claros cuando se espera una tasa de falla aumentada: al principio con defectos durante el proceso de fabricación y al final cuando el IC comienza a desgastarse. Optimizaciones al proceso de producción aumentan el rendimiento pero no ayudan a entender qué causa que los productos se desgasten antes de lo esperado. Las pruebas de fiabilidad dan información sobre qué procesos o mecanismos podrían causar falla prematura de IC y estiman la vida útil de un IC.

El método típico usado en pruebas de fiabilidad involucra operar el dispositivo en sus límites utilizables (a menudo alrededor de temperatura y voltaje) para forzar su desgaste y modelar su vida útil contra mecanismos de falla conocidos. Estas pruebas se hacen en estructuras integradas en el wafer para recopilar datos y asegurar que se pueda hacer más temprano en el proceso de fabricación.

Configuración de Prueba

La mecánica de falla usualmente probada cumple con estándares del Consejo Conjunto de Ingeniería de Dispositivos Electrónicos (JEDEC) para tensiones WLR comunes. Incluyen ruptura dieléctrica dependiente del tiempo (TDDB), degradación inducida por portadores calientes (HCI), e inestabilidades de temperatura de sesgo (BTI/NTBI). La configuración de cableado para probar estas mecánicas en transistores en un wafer incluye cuatro unidades de medida de fuente (SMU), cada una atada a la .