Primeros Pasos con Verilog y VHDL: Guía Clara de Fundamentos de HDL

Introducción:

En este artículo, le presentaremos VHDL y Verilog. También estudiaremos la estructura básica de un módulo Verilog y nos familiarizaremos con el tipo de dato 'wire' de Verilog y su forma vectorial. También le diremos la diferencia básica entre Verilog y VHDL.

¿Qué es Verilog?

Verilog es un tipo de Lenguaje de Descripción de Hardware (HDL), estandarizado como IEEE 1364. Se usa más comúnmente para describir circuitos y sistemas electrónicos, usado en el diseño y verificación de circuitos digitales.

¿Qué es VHDL?

VHDL es también un tipo de Lenguaje de Descripción de Hardware (HDL) usado en automatización de diseño electrónico para describir el comportamiento y estructura de sistemas electrónicos y es particularmente adecuado como lenguaje para describir la estructura y comportamiento de diseños de hardware electrónico digital convencional así como circuitos digitales convencionales.

¿Necesito tanto Verilog como VHDL?

Antes de continuar, discutamos si requerimos ambos lenguajes. Ambos son herramientas poderosas usadas en el diseño de circuitos digitales complejos, pero usted es libre de dominar el que desee usar. Sin embargo, debería tener una comprensión básica de ambos lenguajes.

La Evolución de Verilog

Verilog fue diseñado en 1984 en Gateway Design Automation. En 1987, VHDL se convirtió en un estándar IEEE mientras que Verilog lo hizo en la escena para 1995. Hoy ambos son HDLs (Lenguajes de Descripción de Hardware) poderosos. La palabra 'Verilog' deriva de las palabras 'verification' (verificación) y 'logic' (lógica). Esto es porque el lenguaje fue el primero en ser usado como herramienta de simulación y verificación.

Ahora discutiremos algunos conceptos de Verilog.

Ejemplo 1:

En este ejemplo, escribamos el código Verilog para el circuito que se muestra a continuación.

Hay dos entradas y una salida mostrada y los puertos tienen un bit de ancho. El circuito muestra una función AND de las dos entradas resultando en una salida en el puerto out1. La descripción Verilog puede mostrarse como:

Líneas 1 y 8:

Las palabras clave 'module' y 'endmodule' se usan para especificar las líneas entre ellas que describen el Circuit_1.

Líneas 2 a 6:

Estas líneas especifican la interfaz de 'Circuit_1' con su entorno. Las palabras clave 'input' y 'output' muestran los puertos de entrada y salida. Después de esto, la palabra clave 'wire' especifica un tipo de dato Verilog que representa un cable físico en el diseño. Hay tres cables a, b y out1 en nuestro módulo.

Línea 7:

La línea describe la funcionalidad AND del circuito con el operador AND bit a bit '&'. La palabra clave 'assign' se usa para poner a & b en el puerto de salida. Esto también se conoce como asignación continua porque siempre está activo; cada vez que la expresión cambia en el lado derecho, el lado izquierdo se reevalúa, es decir, su salida se actualiza continuamente.

Comparando el Ejemplo 1 con el Código VHDL:

La figura a continuación muestra las descripciones Verilog y VHDL para el módulo Circuit_1.

En VHDL debemos incluir algunas librerías que definen los tipos de datos y operadores. Por lo tanto, el código VHDL es más descriptivo. Sin embargo, en algunos casos esto es ventajoso, como en el modelado de sistemas de alto nivel.

Sistema de Cuatro Valores de Verilog:

Hay cuatro valores usados en los tipos de datos de Verilog:

• 0: lógica baja/falso
• 1: lógica alta/verdadero
• z: para el estado de alta impedancia (también usado para describir la salida de un buffer tri-state)
• x: valor desconocido

El tipo de dato std_logic de VHDL puede tomar nueve valores diferentes, pero los valores comúnmente usados son '0', '1', 'Z' y '-' ('-' denota un valor desconocido).

Ejemplo 2:

En el siguiente ejemplo, escribamos el código Verilog para el circuito (Circuit_2) que se muestra en la figura a continuación.

Los elementos usados son similares a los de nuestro ejemplo anterior, sin embargo, una señal interna se define en la línea 10. La palabra clave 'wire' especifica el tipo de dato de esta conexión. El operador bit a bit '~' se usa para NOT y '|' para operaciones OR. El operador bit a bit '^' se usa para operación XOR.

La siguiente figura mostrará tanto las descripciones Verilog como VHDL para el módulo Circuit_2 para que pueda observar las diferencias.

Ejemplo 3:

Para nuestro tercer y último ejemplo, daremos el código Verilog para el esquema que se muestra en la siguiente figura: Notará que los puertos de entrada rojos y azules se combinan con el operador AND. El resultado se muestra por el puerto de salida. Podemos agrupar las señales y tratarlas como un vector lo que hará nuestro código compacto y legible. Podemos describir el circuito anterior usando el código Verilog. También podemos extender fácilmente el código del Listado 1 para describir este circuito.

Tenga en cuenta que el rango de índice de los vectores puede ser ascendente como se muestra ([0:2]) o descendente ([2:0]). El formato descendente suele ser menos propenso a errores y puede usarse en su lugar.