Rectificador Controlado de Silicio de Alto Voltaje de Retención con Recombinación de Portadores Embebida para Protección ESD Robusta e Inmune a Latch-up

Resumen

Se presenta un novedoso rectificador controlado de silicio de alto voltaje de retención (HHV-SCR) compatible con proceso CMOS, diseñado para entregar protección superior contra descarga electrostática (ESD). Al integrar una región de recombinación de huecos (o electrones) (H-RR o E-RR), el dispositivo no solo recombina portadores minoritarios en la base del transistor parasitario PNP (o NPN) vía una capa N+ (o P+) ligeramente dopada, sino que también introduce una capa de recombinación adicional que suprime portadores de avalancha superficial. Este enfoque de doble capa eleva el voltaje de retención (Vh) a 8.1 V —más de cuatro veces los 1.8 V típicos de SCRs de disparo de bajo voltaje— mientras mantiene alta corriente de fallo (It2 > 2.6 A) y aumento de figura de mérito (FOM) superando 400%.

Introducción

La integración de semiconductores ha impulsado reducción continua de tamaño de característica, amplificando el impacto de descarga electrostática (ESD) en fiabilidad de dispositivos. Elementos de protección ESD convencionales como diodos y MOSFETs de canal N con gate a tierra (ggNMOS) ofrecen robustez pero ocupan gran área de silicio. Los rectificadores controlados de silicio de disparo de bajo voltaje (LVTSCRs) surgieron como alternativa compacta, entregando alta capacidad de corriente por unidad de área y respuesta rápida debido a su ggNMOS de bajo voltaje de disparo (Vt1) embebido. Sin embargo, la fuerte retroalimentación positiva inherente en LVTSCRs produce un voltaje de retención (Vh) muy bajo de 1-2 V, que puede disparar latch-up y eventos de disparo transitorio erróneos. Estrategias existentes para elevar Vh —como añadir regiones N+ ESD, capas P+ LDD, o técnicas de clamp de voltaje de emisor— típicamente requieren pasos de máscara extra y pueden degradar rendimiento ESD mediante disipación de potencia añadida o Vh no ajustable.

En este trabajo, proponemos un novedoso SCR de alto voltaje de retención (HHV-SCR) que simultáneamente alcanza alto Vh, alta corriente de fallo (It2) y Vh ajustable sin máscaras extra o pasos de proceso. Pruebas de pulso de línea de transmisión (TLP) confirman que Vh puede aumentarse sobre 8 V mientras se preserva robusto It2 y gran figura de mérito (FOM).

Método

El rendimiento del dispositivo se evaluó usando simulaciones TCAD Synopsys Medici. Empleamos modelos IMPACT.I, BGN, CONMOB, FLDMOB, SRH y SRFMOB para capturar ionización por impacto, estrechamiento de banda prohibida, movilidad de portadores y recombinación Shockley-Read-Hall. Las estructuras H-RR y E-RR se optimizaron para maximizar Vh y densidad de potencia (Pm). HHV-SCRs fabricados y LVTSCRs de referencia se caracterizaron con sistema TLP comercial.

Estructura y Mecanismo

El esquema de sección transversal (Fig. 1a) y diagrama de layout (Fig. 1b) ilustran la innovación clave: capas N+ y P+ flotantes formando H-RR y E-RR. En H-RR, una N+ ligeramente dopada (TN+) se sienta adyacente a la región P+ ánodo, mientras una P+ adicional (TP+) se coloca junto a la N+ flotante. E-RR refleja este arreglo en lado cátodo. Durante evento ESD de alto voltaje, la unión TN+/P-well/TP+ de bajo breakdown dispara primero, iniciando corriente de avalancha que activa transistores bipolares parasitarios. La N+ (o P+) flotante en H-RR (o E-RR) recombina rápidamente portadores minoritarios inyectados desde borde ánodo (o cátodo), reduciendo ganancia de corriente (β) del transistor parasitario y eliminando efectos bipolares superficiales. Simultáneamente, la capa P+ (o N+) adicional en la región de recombinación captura portadores de avalancha superficial, suprimiendo aún más la ruta de corriente superficial. Este mecanismo de recombinación dual eleva el voltaje de retención mientras preserva alta capacidad de corriente.

Resultados y Discusión

Resultados Simulados

Simulaciones TCAD de LVTSCR y HHV-SCR (Fig. 2) revelan que Vh del HHV-SCR aumenta de 4.6 V a 8.1 V al reducir espaciado H-RR (d1) de 0.6 µm a 0 µm para longitud de dispositivo fija (d2 = 0.5 µm). Acortar d1 mejora eficiencia de recombinación de N+ flotante en H-RR, resultando en β parasitario menor y Vh mayor. Extender d2 a 1 µm mejora aún más Vh al aumentar longitud de dispositivo activa. Añadir capa P+ fuertemente dopada dentro de H-RR (o N+ dentro de E-RR) eleva Vh de 7.1 V (sin capa extra) a aproximadamente 9.5 V, como muestra Fig. 2c. Ajustar anchos de capas flotantes (d5) permite sintonizar voltaje de disparo (Vt1) de 12 V a 9.0 V sin afectar Vh (Fig. 2d), permitiendo compatibilidad con familias lógicas 5 V.

Resultados Experimentales

Todos los dispositivos se fabricaron con ancho total (W) de 50 µm y layout de dedo único para comparación directa de parámetros (ver Tablas 1 y 2). Medidas TLP (Fig. 4) demuestran que Vh del HHV-SCR sube de 5.5 V a 8.0 V al reducir d1 de 0.6 µm a 0 µm, superando 1.8 V del LVTSCR. Incrementar d2 a 1 µm eleva aún más Vh (Fig. 5). El voltaje de clamp (VCL) permanece dentro de límites aceptables (HBM = 2 kV, ITLP = 1.3 A) para dispositivos 50 µm, aunque estrés ESD más fuerte puede desafiar el ancho limitado. Extender ancho de dedo a 300 µm (para d1 = 0.6 µm, d4 = 0.5 µm o 0 µm) preserva VCL mientras entrega resistencia dinámica excepcionalmente baja (Rdy ≈ 0.7 Ω), robustez ESD superior (It2 > 10 A) y alto Vh de 6.7 V. La influencia del P+ adicional en H-RR se confirma por la diferencia de rendimiento entre dispositivos con d4 = 0 µm y d4 = 0.5 µm.

Conclusión

El HHV-SCR, compatible con procesos CMOS estándar, entrega voltaje de retención que supera 8 V —más de 450% mayor que 1.8 V de LVTSCRs convencionales— mientras sostiene alta corriente de fallo y figura de mérito que mejora más de 400%. El Vh del dispositivo puede sintonizarse de 5.5 V a 8.1 V sin sacrificar área o capacidad de corriente, y su rendimiento de densidad de potencia supera el LVTSCR base en más de 200%. Estos resultados establecen al HHV-SCR como solución compacta, inmune a latch-up y robusta para protección ESD moderna.

Disponibilidad de Datos y Materiales

Todos los datos generados o analizados durante este estudio están incluidos en este artículo publicado.