Una introducción rápida a los lenguajes Verilog y HDL

Introducción:

En este artículo, le presentaremos VHDL y Verilog. También estudiaremos la estructura básica de un módulo Verilog y nos familiarizaremos con el tipo de datos de "cable" de Verilog y su forma vectorial. También le diremos la diferencia básica entre Verilog y VHDL.

¿Qué es Verilog?

Verilog es un tipo de lenguaje de descripción de hardware (HDL), estandarizado como IEEE 1364. Se usa más comúnmente para describir circuitos y sistemas electrónicos, y se usa en el diseño y verificación de circuitos digitales.

¿Qué es VHDL?

VHDL es también un tipo de lenguaje de descripción de hardware (HDL) que se utiliza en la automatización del diseño electrónico para describir el comportamiento y la estructura de los sistemas electrónicos y es especialmente adecuado como lenguaje para describir la estructura y el comportamiento de los diseños de hardware electrónico digital, así como circuitos digitales convencionales.

¿Necesito tanto Verilog como VHDL?

Antes de continuar, analicemos si necesitamos ambos idiomas. Ambos son herramientas poderosas que se utilizan para diseñar circuitos digitales complejos, pero puede dominar uno que desee usar. Sin embargo, debe tener un conocimiento básico de ambos idiomas.

La evolución de Verilog

Verilog fue diseñado en 1984 en Gateway Design Automation. En 1987, VHDL se convirtió en un estándar IEEE, mientras que Verilog entró en escena en 1995. Hoy en día, ambos son potentes HDL (lenguajes de descripción de hardware). La palabra 'Verilog' se deriva de las palabras 'verificación' y 'lógica'. Esto se debe a que el lenguaje se utilizó primero como una herramienta de simulación y verificación.

Ahora discutiremos algunos conceptos de Verilog.

Ejemplo 1:

En este ejemplo, escribamos el código Verilog para el circuito que se muestra a continuación.

Hay dos entradas y se muestra una salida y los puertos tienen un bit de ancho. El circuito muestra una función AND de las dos entradas que da como resultado una salida en el puerto out1. La descripción de Verilog se puede mostrar como:

Líneas 1 y 8:

Las palabras clave 'módulo' y 'módulo final' se utilizan para especificar las líneas entre ellas que describen el Circuito_1.

Líneas 2 a 6:

Estas líneas especifican la interfaz de 'Circuit_1' con su entorno. Las palabras clave 'entrada' y 'salida' muestran los puertos de entrada y salida. Después de esto, la palabra clave 'cable' especifica un tipo de datos de Verilog que representa un cable físico en el diseño. Hay tres cables a, b y out1 en nuestro módulo.

Línea 7: 

La línea describe la funcionalidad AND del circuito con el operador AND bit a bit '&'. La palabra clave 'asignar; se utiliza para poner a &b en el puerto de salida. Esto también se conoce como asignación continua porque siempre está activo cuando la expresión cambia en el lado derecho, el lado izquierdo se vuelve a evaluar, es decir, su salida se actualiza continuamente.

Comparando el ejemplo 1 con el código VHDL:

La siguiente figura muestra las descripciones de Verilog y VHDL para el módulo Circuit_1.

En VHDL debemos incluir algunas bibliotecas que definen los tipos de datos y operadores. Por lo tanto, el código VHDL es más descriptivo. Sin embargo, en algunos casos esto es ventajoso como en el modelado de sistemas de alto nivel.

Sistema de cuatro valores de Verilog:

Hay cuatro valores utilizados en los tipos de datos de Verilog:

• 0:lógica baja/falso
• 1:lógica alta/verdadera
• z:para el estado de alta impedancia (también se usa para describir la salida de un búfer de tres estados)
• x:valor desconocido

El tipo de datos VHDL std_logic puede tomar nueve valores diferentes, pero los valores más utilizados son '0', '1', 'Z' y '-' ('-' denota un valor desconocido).

Ejemplo 2:

En el siguiente ejemplo, escribamos el código Verilog para el circuito (Circuito_2) que se muestra en la figura a continuación.

El siguiente código Verilog describe el circuito mostrado:

Los elementos utilizados son similares a los de nuestro ejemplo anterior, sin embargo, una señal interna se define en la línea 10. La palabra clave 'cable' especifica el tipo de datos de esta conexión. El operador bit a bit '~' se usa para NOT y '|' para operaciones OR. El operador bit a bit '^' se utiliza para la operación XOR.

La siguiente figura mostrará las descripciones de Verilog y VHDL para el módulo Circuit_2 para que pueda observar las diferencias.

Ejemplo 3:

Para nuestro tercer y último ejemplo, daremos el código Verilog para el esquema que se muestra en la siguiente figura: Notará que los puertos de entrada rojo y azul se combinan con el operador AND. El resultado se muestra en el puerto de salida. Podemos agrupar las señales y tratarlas como un vector que hará que nuestro código sea compacto y legible. Podemos describir el circuito anterior usando el código Verilog. También podemos extender fácilmente el código del Listado 1 para describir este circuito.

Tenga en cuenta que el rango de índice de los vectores puede ser ascendente como se muestra ([0:2]) o descendente ([2:0]). El formato descendente suele ser menos propenso a errores y se puede utilizar en su lugar.