Latches Disparados por Flanco: De Latches SR/D a Flip-Flops

En secciones previas examinamos latches S-R y D que responden a entradas de dato solo cuando una señal de habilitación (E) está activa. Para muchos diseños digitales, es ventajoso confinar la responsividad del latch a un intervalo muy breve en lugar de a toda la duración que la línea de enable permanece alta.

El disparo por flanco (edge triggering) logra esto permitiendo que las entradas de dato influyan en el latch solo durante el instante en que la señal de habilitación transiciona de un nivel a otro. Esta ventana breve es generada por un detector de pulso que produce un pulso corto siempre que la línea de enable cambia de estado.

A continuación comparamos diagramas de temporización para un latch D convencional y un latch D disparado por flanco:

 

 

 

En el primer diagrama, la salida sigue la entrada D mientras la señal de enable (E) permanece alta. Una vez E vuelve bajo, el circuito mantiene su último estado. En el segundo diagrama, la salida cambia solo durante el breve instante que E transiciona de bajo a alto —esto es disparo por flanco positivo.

El disparo por flanco negativo se comporta similar pero reacciona al flanco descendente (alto-a-bajo) de la señal de habilitación:

 

 

Cuando un latch es impulsado por un detector de pulso en el flanco de una señal de reloj, nos referimos a él como flip-flop en lugar de latch. Consecuentemente, un latch SR disparado por flanco se vuelve flip-flop SR, y un latch D disparado por flanco se vuelve flip-flop D. La entrada de habilitación se renombra reloj (C), y las entradas de dato (S, R, o D) se llaman síncronas porque afectan la salida solo en el instante del flanco de reloj.

¿Cómo implementar tal disparo por flanco? Convertir un latch SR regular en uno con habilitación es directo con unas compuertas AND, pero generar un pulso que marque solo el flanco subida o bajada de una señal digital requiere un detector de pulso dedicado. Este detector es efectivamente un multivibrador monoestable que produce un pulso corto siempre que la entrada conmuta.

 

 

El ancho de pulso está determinado por los componentes dentro del detector. En lógica de escalera, un relé de retardo temporal con retardo muy corto logra esto:

 

 

En lógica semiconductor, explotamos el retardo de propagación inherente en compuertas lógicas. La señal de entrada se divide; un camino pasa por una compuerta o serie de compuertas para retrasarla ligeramente. La señal original y la retardada alimentan entonces una compuerta de dos entradas que produce salida alta solo mientras la señal retardada rezaga detrás del flanco subida de la original. Un circuito ejemplo que genera pulso en transición bajo-a-alto se muestra abajo:

 

 

Para detectar flanco descendente, simplemente reemplace la compuerta AND final con una NOR:

 

 

Con un detector de pulso en lugar, podemos convertir un latch en flip-flop. Por ejemplo, un flip-flop SR se obtiene habilitando la línea de enable del latch SR con el detector de pulso:

 

 

El circuito responde a S y R solo cuando el reloj (C) transiciona de bajo a alto; de lo contrario, permanece latcheado. Una representación en lógica de escalera del mismo flip-flop SR es:

 

 

En el diagrama de escalera, el contacto CR3 reemplaza el contacto de enable original y cierra solo durante la breve ventana cuando tanto C como el contacto de retardo temporal TR1 están cerrados. Ya sea implementado con compuertas o relés, las entradas S y R no tienen efecto a menos que C esté transicionando de 0 a 1.

Es importante notar que el estado inválido del flip-flop SR existe solo por el breve período durante el cual el detector de pulso permite que el latch sea habilitado. Tras cerrarse esa ventana, las salidas se traban en estado set o reset. Esta breve condición de carrera —cada compuerta del latch compitiendo para afirmar su salida primero— asegura que el flip-flop se asiente en un estado válido, mutuamente exclusivo.

Los símbolos de bloque para flip-flops difieren ligeramente de los de latches. El triángulo junto a la entrada de reloj indica dispositivo disparado por flanco. Flip-flops de flanco positivo se muestran con triángulo simple, mientras dispositivos de flanco negativo tienen burbuja en la línea de reloj:

 

 

 

Ambos diagramas ilustran flip-flops que clockean en flanco descendente (transición alto-a-bajo) de la señal de reloj.

 

REVISIÓN

• Un flip-flop es un latch equipado con detector de pulso que le permite responder solo a un breve flanco subida o bajada del reloj.
• Detectores de pulso pueden implementarse con relés de retardo temporal en lógica de escalera o con compuertas semiconductoras que usan retardo de propagación.

 

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