Astera Labs presenta soluciones CXL 2.0 y PCIe 5.0 para reducir latencia y potencia en computación heterogénea

La startup fabless Astera Labs ha anunciado soluciones de conectividad CXL 2.0 y PCIe 5.0 diseñadas específicamente para desbloquear arquitecturas de computación heterogénea y abordar cargas de trabajo sensibles a latencia en centros de datos. Las nuevas soluciones apuntan a cuellos de botella de rendimiento a nivel de sistema en aplicaciones centradas en datos.

Con el crecimiento de datos y cargas especializadas como IA y machine learning, aceleradores propósito-construidos deben operar codo a codo con CPUs de propósito general en la misma placa o rack compartiendo un espacio de memoria unificado. La interconexión CXL 2.0 es esencial para crear topologías cache-coherentes.

El primer producto del portfolio es la familia de smart retimers Aries Compute Express Link (CXL 2.0) (PT5161LX, PT5081LX), que entregan conectividad CXL.io de baja latencia. Estos dispositivos están en fase de sampling con clientes estratégicos. El CEO Jitendra Mohan dijo: "Al expandirnos al ecosistema CXL, Astera Labs da otro salto gigante para proveer soluciones propósito-construidas que desbloquean computación heterogénea compleja y topologías de sistemas compuestos y desagregados."

La especificación CXL 2.0, publicada por el CXL Consortium en noviembre 2020, extiende la interconexión estándar abierta de la industria con coherencia de caché y semántica de memoria. Nuevas características incluyen switching para fan-out y soporte a más dispositivos, memory pooling para mayor utilización y capacidad bajo demanda, y soporte a memoria persistente —todo manteniendo compatibilidad total hacia atrás con CXL 1.1 y 1.0.

Barry McAuliffe, presidente del CXL Consortium, señaló: "Como miembro temprano del CXL Consortium, Astera Labs aportó su experiencia en conectividad para avanzar el estándar CXL. Es genial ver su primera implementación de silicio CXL llegar al mercado en apoyo de un ecosistema CXL de rápido crecimiento."

Nuevas soluciones PCIe 5.0 en colaboración con Intel

Astera Labs anunció un nuevo modo de baja latencia en su portfolio de smart retimers Aries para conectividad PCIe con procesadores Intel Xeon Scalable. Desarrollado en colaboración con Intel, este modo reduce la latencia de enlace PCIe a sub-10 ns e impulsa rendimiento en cargas de trabajo centradas en datos. Astera Labs afirma ser el primer vendedor en demostrar interoperabilidad robusta PCIe 5.0 con la plataforma Intel Sapphire Rapids Xeon Scalable.

También se lanzó una nueva tarjeta add-in Smart retimer plug-and-play, Equinox. Desarrollada con Intel, la tarjeta y su firmware propósito-construido simplifican la creación de sistemas habilitados PCIe 5.0 usando los últimos procesadores Xeon Scalable de Intel, marcando el giro de Astera Labs hacia tableros plug-and-play amigables que aceleran despliegue de topologías de sistema complejas.

"PCIe Gen5 y CXL son tecnologías fundacionales para cargas de trabajo de computación heterogénea y arquitecturas de centro de datos hoy y mañana", dijo Zane Ball, VP corporativo y gerente general de ingeniería y arquitectura de centro de datos de Intel. "Intel colabora con líderes del ecosistema como Astera Labs para reducir significativamente la latencia de interconexión PCIe y CXL en próximas plataformas Intel Xeon Scalable, incluyendo Sapphire Rapids."

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