DARPA adjudica contratos a cuatro equipos para aceleradores ASIC de cifrado totalmente homomórfico

La Agencia de Proyectos de Investigación Avanzada de Defensa (DARPA) ha adjudicado contratos a cuatro equipos para desarrollar aceleradores ASIC de cifrado totalmente homomórfico (FHE) como parte de su programa Data Protection in Virtual Environments (DPRIVE). Los cuatro contratos, adjudicados a Duality Technologies, Intel, SRI International y Galois, oscilan entre $11,5 y $15 millones, con el importe de Intel no revelado.

El cifrado totalmente homomórfico es el 'Santo Grial' de las tecnologías de cifrado

El programa DPRIVE de 3,5 años busca permitir computación sobre datos cifrados con FHE dentro de un orden de magnitud del tiempo de cómputo de operaciones sin cifrar actuales. El FHE permite ejecutar algoritmos directamente sobre datos cifrados, produciendo un resultado descifrado que coincide con lo que se obtendría de datos sin cifrar.

Los esquemas de cifrado tradicionales requieren compartir la clave para descifrar datos para procesamiento, creando vulnerabilidad. En contraste, FHE no requiere compartir claves; los datos permanecen cifrados de extremo a extremo.

El cifrado homomórfico comercialmente disponible típicamente soporta solo adición de números cifrados. El FHE permite cualquier operación matemática sobre datos cifrados. Desde su concepción en 2009, la tecnología ha permanecido mayormente impráctica por su intensidad computacional.

"Una computación que tomaría un milisegundo en un portátil estándar podría tomar semanas en un servidor convencional ejecutando FHE hoy", dijo el gestor de programa DARPA Tom Rondeau.

"El FHE requiere miles de FFTs secuenciales, y polinomios de orden 500 con coeficientes de punto flotante de doble precisión", explicó el CEO de Cornami Wally Rhines. "Esto demanda rendimiento muy superior a CPUs y GPUs actuales."

Wally Rhines (Imagen: Cornami)

Aunque no forma parte del programa DPRIVE, Cornami ha pivotado de aceleración IA a FHE, afirmando que el campo actualmente no tiene competidores. El objetivo de la empresa se alinea con DARPA: llevar FHE a niveles de rendimiento prácticos.

Un FHE usable transformaría el desarrollo de IA. La mayoría del entrenamiento de IA ocurre en la nube, pero preocupaciones de privacidad obstaculizan el uso de datos sensibles en sectores como finanzas y salud. Con aceleradores ASIC para FHE, empresas podrían subir datos cifrados, entrenar modelos en la nube y descargar solo resultados descifrados —garantizando privacidad de datos mientras permiten aprendizaje colaborativo entre instituciones.

Desafíos técnicos

Cada equipo DPRIVE debe construir una pila hardware-software que acerque el rendimiento FHE al de cargas sin cifrar. DARPA requiere que los diseños sean flexibles, escalables y programables.

Una estrategia central es la exploración de tamaños de palabra aritmética grandes (LAWS). CPUs actuales usan palabras de 64 bits, pero FHE se beneficia de longitudes de palabra mucho mayores porque la relación señal-ruido mejora con el tamaño de palabra, permitiendo más operaciones antes de superar el umbral de ruido. Se espera que los equipos investiguen tamaños de palabra hasta varios miles de bits.

Verificar circuitos LAWS es especialmente desafiante. A medida que crece el tamaño de palabra, el espacio de estados se vuelve enorme; intentos previos de verificación agotaron tiempo en 256 bits. Los circuitos criptográficos exigen prueba rigurosa de corrección, necesitando verificación de circuito completo.

Investigación adicional apuntará a gestión de memoria novedosa, estructuras de datos flexibles y modelos de programación eficientes.

Destinatarios de contratos

Duality Technologies

Duality Technologies recibió $14,5 millones para desarrollar un ASIC DPRIVE. La startup se especializa en soluciones FHE para sectores regulados como finanzas y salud, ofreciendo su middleware SecurePlus que permite analíticas sobre datos cifrados. El equipo de Duality incluye expertos de USC, NYU, Carnegie Mellon, SpiralGen, Drexel y TwoSix Labs. El acelerador se integrará con la librería FHE open-source Palisade.

Kurt Rohloff (Imagen: Duality Technologies)

"La aceleración hardware de FHE es cuestión de dimensionalidad y anchura de bits", dijo el CEO de Duality Kurt Rohloff. "Manejamos operaciones vectorizadas con dimensiones en decenas de miles y exploramos tamaños de palabra de cientos a miles de bits."

Intel

El equipo DPRIVE de Intel abarca Intel Labs, ingeniería de diseño y plataformas de datos. Intel ha colaborado con Microsoft para desplegar el ASIC en nubes Azure y Jedi y colaborará con organismos internacionales de estándares en estándares FHE. Intel afirma que su ASIC podría reducir el tiempo de procesamiento FHE hasta cinco órdenes de magnitud, aunque detalles quedan pendientes. La empresa planea evaluar el acelerador en cargas de entrenamiento e inferencia IA usando datos cifrados con FHE a escala.

SRI International

SRI International, instituto de investigación sin ánimo de lucro, recibió $11,5 millones para abordar el reto del acelerador FHE. "Crear un nuevo acelerador hardware para datos cifrados FHE requiere experiencia en arquitecturas co-procesador, diseño hardware, verificación, software, matemáticas y algoritmos FHE", dijo el científico principal de computación de SRI Karim Eldefrawy. Añadió que la experiencia del equipo les posiciona para entregar una solución comercialmente viable en pocos años.

Galois

Galois, firma de I+D en ciencias de la computación trabajando con DARPA y NASA, aseguró contrato de $15,3 millones para construir un acelerador FHE. La empresa se enfoca en diseño de circuitos asíncronos, permitiendo que cada cómputo corra a su propia velocidad, y en una nueva microarquitectura data-flow que enruta datos "just-in-time" a elementos de procesamiento independientes. Galois estima mejora total de rendimiento de 10.000× sobre sistemas FHE basados en software actuales, desglosada en aceleración hardware, lógica asíncrona, operaciones de palabra grande, data-flow optimizado y patrones de acceso a memoria.

Cronograma

DPRIVE es programa de 42 meses en tres fases. Cada fase entrega métricas de rendimiento que determinan progresión a la siguiente. Fase 1 (15 meses) foco en lógica central y optimización de tamaño de palabra. Fase 2 (15 meses) completa diseño del acelerador y arquitectura de memoria. Fase 3 (12 meses) entrega ASIC totalmente funcional y programable por software. Se espera conclusión hacia septiembre 2024.

— Este artículo se publicó originalmente en EE Times.

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