Integrando aceleradores dominio‑específicos en RISC‑V para cargas de trabajo IA, AR/VR y visión

Cuando el ecosistema RISC‑V emergió por primera vez, el foco principal era reducir costes en sistemas profundamente embebidos que previamente dependían de arquitecturas de conjunto de instrucciones (ISA) de CPU propietarias. A medida que los SoCs migraron a procesos FinFET, los altos costes de máscara empujaron a muchos diseñadores a reemplazar máquinas de estado finito con micro‑secuenciadores programables construidos sobre la ISA RISC‑V. Este cambio generó entusiasmo inicial y, de 2014 a 2018, llevó a la commoditización de núcleos RISC‑V ligeros.

A medida que la arquitectura maduraba, RISC‑V ganaba tracción en aplicaciones de alto rendimiento y tiempo real —particularmente como front‑end para motores de aceleración altamente especializados para IA, AR/VR y visión por computador. La naturaleza abierta de RISC‑V permite a diseñadores extender la ISA, habilitando procesadores para comunicarse con aceleradores vía interfaces de co‑procesador de baja latencia en lugar de I/O mapeado en memoria tradicional.

La extensión vectorial de RISC‑V empoderó aún más a estos aceleradores para procesar capas intermedias dentro de bucles internos de kernel. Sin embargo, lograr esto requirió extensiones construidas a propósito, como una instrucción de carga personalizada que transfiere datos desde un acelerador externo a registros vectoriales internos.

Estas aplicaciones demandan un modelo de programación que equilibre eficiencia con flexibilidad. Un acelerador dominio‑específico —esencialmente un gran array de multiplicadores— es altamente eficiente pero limitado en las operaciones que puede realizar y en sus capacidades de movimiento de datos. En contraste, una CPU de propósito general como x86 ofrece máxima flexibilidad, pero la mayoría de diseños no pueden permitirse el presupuesto de >100 W requerido para tal versatilidad.

La solución óptima combina la flexibilidad de una CPU de propósito general con un acelerador específico de tarea, como se ilustra arriba. En RISC‑V, la madura extensión vectorial estándar —aumentada con instrucciones personalizadas a medida— sirve como la pareja perfecta. Esta sinergia se ha vuelto evidente en los últimos 18 meses, conforme soluciones de aceleración dominio‑específica (DSA) convergen en plataformas RISC‑V.

Para habilitar esta visión, el acelerador debe ejecutar su propio conjunto de comandos usando sus recursos dedicados, incluyendo memoria. El núcleo RISC‑V debe aplanar microcódigo, empaquetando toda la información de control necesaria en un solo comando. Este conjunto de comandos debe ser consciente de los registros escalares y vectoriales del procesador, así como de los registros de control y memoria propios del acelerador.

Cuando el acelerador necesita asistencia con reordenamiento o manipulación de datos especializados, la arquitectura de Andes emplea una unidad de procesamiento vectorial (VPU) para manejar permutaciones complejas —desplazamiento, gathering, compresión y expansión. Entre capas, los kernels a menudo involucran patrones de datos intrincados; la VPU provee la flexibilidad necesaria. Con tanto el acelerador como la VPU ejecutando cómputos masivamente paralelos, Andes ha introducido hardware para elevar el ancho de banda del subsistema de memoria —prefetching, transacciones non‑blocking y retornos out‑of‑order— para satisfacer la demanda computacional.

El primer procesador vectorial RISC‑V de Andes Technology, el NX27V, implementa la última especificación V‑extension 0.8. Soporta operaciones enteras de 8‑, 16‑ y 32‑bits, cálculos de punto flotante de 16‑ y 32‑bits, Bfloat16 y formatos Int4 para reducir almacenamiento y ancho de banda de transferencia para pesos de machine‑learning. La flexibilidad de la especificación vectorial permite a diseñadores configurar parámetros clave —longitud vectorial, bits por registro, ancho SIMD y número de bits procesados por ciclo.

El NX27V ofrece una longitud vectorial de 512‑bits que puede expandirse a 4096 bits encadenando hasta ocho registros vectoriales. Múltiples unidades funcionales operan en pipelines paralelos, sosteniendo el throughput requerido por diversas cargas de trabajo. En configuración de 512‑bits, el chip alcanza 1 GHz en proceso 7 nm bajo condiciones worst‑case, ocupando solo 0.3 mm². Para desarrollo de software, Andes provee compilador, depurador, librerías vectoriales, simulador de ciclos y la herramienta de visualización Clarity para analizar y optimizar bucles críticos. La solución ya está disponible mediante un programa de early‑access.

En los últimos 15 meses, la demanda de computación de alto rendimiento —combinando una potente extensión vectorial RISC‑V, subsistema de memoria de alto ancho de banda y un acelerador posicionado cerca de la CPU— ha aumentado. Esta tendencia está preparada para impulsar una adopción más amplia de RISC‑V y procesamiento vectorial a través de la industria.

>> Este artículo fue publicado originalmente en nuestro sitio hermano, EE Times.