Diseño de un Flip-Flop D con Reset Asíncrono Activo-Bajo

Un flip-flop D es un elemento secuencial que sigue el pin de entrada d en el flanco de reloj dado.

Diseño #1: Con reset asíncrono activo-bajo

module dff (
  input d,
  input rstn,
  input clk,
  output reg q
);
  always @ (posedge clk or negedge rstn)
    if (!rstn) q <= 0;
    else q <= d;
endmodule

Esquema Hardware

Testbench

module tb_dff;
  reg clk;
  reg d;
  reg rstn;
  reg [2:0] delay;
  dff dff0 (
    .d(d),
    .rstn(rstn),
    .clk(clk),
    .q(q)
  );
  // Generar reloj
  always #10 clk = ~clk;
  // Caso de prueba
  initial begin
    clk <= 0;
    d <= 0;
    rstn <= 0;
    #15 d <= 1;
    #10 rstn <= 1;
    for (int i = 0; i < 5; i=i+1) begin
      delay = $random;
      #(delay) d <= i;
    end
  end
endmodule

Diseño #2: Con reset síncrono activo-bajo

module dff (
  input d,
  input rstn,
  input clk,
  output reg q
);
  always @ (posedge clk)
    if (!rstn) q <= 0;
    else q <= d;
endmodule

Esquema Hardware

Testbench

module tb_dff;
  reg clk;
  reg d;
  reg rstn;
  reg [2:0] delay;
  dff dff0 (
    .d(d),
    .rstn(rstn),
    .clk(clk),
    .q(q)
  );
  // Generar reloj
  always #10 clk = ~clk;
  // Caso de prueba
  initial begin
    clk <= 0;
    d <= 0;
    rstn <= 0;
    #15 d <= 1;
    #10 rstn <= 1;
    for (int i = 0; i < 5; i=i+1) begin
      delay = $random;
      #(delay) d <= i;
    end
  end
endmodule