Placas de interconexión y conmutación FDR de alta densidad: Diseño e implementación

Actualmente, la tasa de transmisión de redes de interconexión de computadoras de alto rendimiento con transmisión serial de alta velocidad ha alcanzado FDR (Fourteen Data Rate, 14 Gb/s), 4ª generación desde SDR (2,5 Gb/s), DDR (5 Gb/s) y QDR (10 Gb/s). El diseño de PCB con placas de interconexión, conmutación e interfaz esenciales para Internet ha entrado en campo de alta velocidad y frecuencia FDR. Dado que el tiempo de subida de señal FDR se ha reducido drásticamente a ~10 ps, problemas de integridad de señal (atenuación, diafonía, reflexión, EMI) son clave para determinar funcionalidad y operación fiable. Basado en características de chips FDR (múltiples puertos, canales, categorías de potencia, alto consumo), se integran múltiples chips en una sola placa para aumentar rendimiento. En espacio limitado, se deben cumplir: disposición de componentes y disipación térmica, enrutado alta densidad, transmisión larga a través del dorso, integridad de todas señales. También considerar: período diseño, limitaciones fabricación, control coste. Por tanto, implementación y verificación por simulación son extremadamente difíciles. Basado en ejemplo de diseño PCB FDR, este artículo aporta métodos de optimización en selección de material, apilado, reglas enrutado y diseño antiinterferencia para resolver integridad de señal en diseño FDR.

Atributo de atenuación y selección de material sustrato

Para señales FDR alta frecuencia, pérdida de línea transmisión es problema integridad. Cuando señales FDR transmiten de transmisor a receptor, atenuación alta frecuencia >> baja frecuencia, deformando forma onda en receptor: disminución gran swing voltaje y degradación flanco subida. Lo primero limita distancia transmisión; lo segundo causa interferencia entre códigos. Pérdida línea A = A_cond + A_diel (Fórmula 1).

Pérdida conductor: pérdida por resistor serie en conductor cobre entre ruta señal y retorno. Alta frecuencia: skin effect hace fluir corriente en superficie cobre. Aumento resistencia serie equivalente con frecuencia, pérdida conductor sube con raíz cuadrada frecuencia (Fórmula 2): .

Pérdida dieléctrica: pérdida por medio sustrato, determinada por atributo material, independiente de geometría (ancho conductor), proporcional a frecuencia (Fórmula 3): .

Según Fórmula 2, aumentar ancho línea reduce pérdida conductor. Pero en diseño práctico, ancho no puede ser indefinidamente ancho por limitación espacio entre pines, capas señal e impedancia. Ancho/espaciado/ancho común FDR: 7/7/7 mil o 8/10/8 mil. Mismo ancho, pérdida conductor proporcional a longitud, sin relación con material. Para reducir pérdida total, solo considerar pérdida dieléctrica. Según Fórmula 3, pérdida dieléctrica proporcional a factor disipación; aplicar factor pequeño reduce pérdida dieléctrica y total.

Tabla 1 lista parámetros de tres materiales alta velocidad y pérdidas calculadas (14 Gb/s, ancho 8 mil, impedancia 50 Ω).

Con 14 Gb/s y 30 pulg, pérdida total Nelco ~14 dB; swing voltaje que chip FDR tolera 20-25 dB. Por tanto, Nelco aplicable en diseño FDR distancia <30 pulg. FR4 ~27 dB, no aplicable larga distancia, pero tarjetas interfaz FDR distancia corta pueden usar FR4 para reducir coste. Megtron6 menor atenuación, mayor coste, aumenta coste arquitectura. Conclusión: material base determina longitud transmisión.

Disposición y diseño de apilado

En diseño PCB, estructura y apilado primero. Patrón y forma placa determinados; número capas depende frecuencia señal, densidad pines, coste fabricación, período, fiabilidad. FDR alta frecuencia y densidad, multicapa necesario para reducir interferencia. Determinación número capas crucial.

Chip FDR: 24 puertos, cada puerto 8 Tx + 8 Rx en modo intercoplado. Placa FDR: 6 chips interconexión, 3 downlink, 32 puertos por conector backplane. 3 uplink acceden 21 puertos por QSFP fibra óptica. Uplink y downlink conectados 4 puertos (Figura 1).

FDR paquete BGA 50×50 mm, 1157 pines, paso 1,0 mm, pines P/N en puertos Tx/Rx distribuidos en 3 círculos concéntricos. Teóricamente 3 capas señal para sacar todos pines BGA. Con dos elementos, dos capas señal para acceder grupo pines círculo concéntrico:

1. Limitación espacio: ancho/espaciado/ancho diferencial 4/4/4 mil bajo BGA, expandido 8/10/8 mil saliendo BGA; distancia entre pares diferenciales ≥50 mil. Par diferencial ocupa 2 mm; 48 pares en borde mayor densidad, difícil implementar.
2. Paso pines BGA 1 mm. Si capa señal accede grupo círculo, espaciado pares bajo BGA solo 14 mil, lejos de 50 mil. Longitud paralela máxima 20 mm, genera diafonía.

Para evitar factores negativos, dos capas señal por grupo círculo concéntrico; diferencial en cada capa sale BGA con espaciado 50 mil. Por tanto, ≥6 capas señal para sacar todas diferenciales. Con conectividad, cantidad enrutado y superficie para condensadores acoplamiento, se aplican 8 capas señal internas y apilado 22 capas.

Análisis diafonía y medidas reducción

Diafonía primera consideración en diseño alta velocidad/alta densidad. Cuando voltaje/corriente en línea agresora cambia, acoplamiento electromagnético por capacitancia e inductancia mutua entre agresora y víctima. Diafonía hacia terminal transmisión = near-end crosstalk (NEXT); hacia receptor = far-end crosstalk (FEXT). Ruido total en víctima <5% voltaje señal. Mejor controlar presupuesto diafonía agresora single-edge <1% con otras fuentes y agresoras ambos lados.

Puntos clave reducción diafonía:

• Aumentar espaciado agresora-víctima y disminuir longitud paralela.
• Tierra integrada como camino retorno. Ley empírica: strip line 50 Ω, espaciado 3× ancho → NEXT ~0,5%. Microstrip 50 Ω, espaciado 3× ancho → NEXT ~1%. FEXT en strip o microstrip embebido ~0; polaridad FEXT microstrip negativa, magnitud grande por acoplamiento inductivo > capacitivo.

Enrutado intervalado

Impedancia diferencial 100 Ω. Si9000 field solver: ancho/espaciado/ancho = 8/10/8 mil. Más ancho, menos atenuación; espaciado 10 mil mantiene 100 Ω. Este diferencial fuera área BGA. Para reducir diafonía, espaciado entre dos pares ≥80 mil. Paso pines chip 1 mm; limitación via BGA hace ancho/espaciado/ancho en área BGA 4/4/4 mil. Aunque impedancia también 100 Ω, pérdida mayor, requiriendo transformación 4/4/4 a 8/10/8 mil al entrar BGA. Para reducir diafonía, diferencial 4/4/4 en BGA usa enrutado intervalado asegurando espaciado >50 mil (Figura 2).

Vias diferenciales

Vias diferenciales específicas para condensadores acoplamiento en capa superficie. Vias tierra junto a diferenciales para camino retorno. Diseño 4 vias tierra mejor efecto; 2 vias si área limitada. Medidas: back drilling y eliminación pad interno en vias diferenciales para reducir cambio impedancia y disminuir diafonía y reflexión.

Evitar enrutado Tx y Rx en misma capa

Para reducir diafonía, Tx diferencial en capa distinta de Rx. Tx = terminal fuente; Rx = terminal receptor. Si deben ir misma capa, espaciado >5 mm para seguridad.

Regla 20H

En PCB alta frecuencia/velocidad, energía RF acoplada por planos alimentación/tierra genera fuga flujo magnético en borde. Energía RF radiada a espacio libre. Regla 20H: si hay corrientes alta velocidad, hay campos electromagnéticos asociados. En este diseño, distancia entre enrutados y borde ≥20× ancho pista; distancia vias diferenciales alta velocidad y líneas corte plano alimentación ≥5 mm.

Enrutado en capa superficie

En PCB alta frecuencia, por FEXT grande entre microstrip y strip, líneas diferenciales alta velocidad prohibidas en capa superficie. En este diseño, máx 8 capas internas por limitación fabricación. Limitación terminales chip interconexión hace imposible solo capas internas para conexiones diferenciales entre 6 chips.

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