Optimización del diseño de PCB de alta velocidad para sistemas embebidos

Los sistemas electrónicos modernos evolucionan hacia paquetes pequeños, gran escala y alta velocidad, ya que la densidad de chips aumenta en SLSI (integración a ultra gran escala), lo que plantea problemas inevitables como analizar y tratar interconexiones y apilamiento en diseño de circuitos de alta velocidad. Actualmente, la radiofrecuencia de productos electrónicos alcanza cientos o miles de MHz, y tanto flancos de subida como bajada son tan pronunciados que las reglas de layout PCB y la constante dieléctrica del sustrato son cruciales para el rendimiento eléctrico del sistema en el diseño.

Como proceso significativo en la mayoría de investigaciones de productos electrónicos actuales, el diseño de PCB de alta velocidad tiene problemas principales: temporización, interferencia de ruido y EMI (interferencia electromagnética), cuyas soluciones afectan el funcionamiento normal del sistema.

Ahora, los métodos tradicionales llevan a baja fiabilidad y tasa de éxito, lo que da alto valor práctico y amplias expectativas de mercado a la investigación sobre diseño de PCB de alta velocidad en sistemas embebidos.

Diseño del esquema del sistema

La Figura 1 muestra el marco funcional de una RTU (unidad terminal remota) embebida.

De la Figura 1, se ve que el sistema es una estructura de comunicación vertical compuesta por capa de acumulación de datos con unidad de energía eléctrica, unidad de sensores y unidad de medición analógica; capa de transmisión con gateway que ajusta datos de la capa de acumulación mediante comandos del centro de ingeniería receptor de Internet; y capa de procesamiento implementada por software de monitorización APP, que almacena y analiza datos en tiempo real y genera curvas para interfaz de usuario, aumentando flexibilidad y eficiencia de administración de acumulación.

Marco de hardware del sistema RTU

El hardware de este sistema RTU IoT embebido consiste principalmente en USB 2.0, procesador AT91SAM9263, CAN, SDRAM, Nand Flash, Data Flash, controlador Ethernet, chip de reloj, interfaz RS232/485, administración de potencia y partes de acumulación de datos.

Operado por Linux, este diseño tiene mayores capacidades de administración de memoria y dispositivos, implementando planificación multi-tarea en tiempo real con algoritmos complejos y protocolos de comunicación para conexión de red, comunicación y configuración de acumulación. La Figura 2 muestra la placa de circuito RTU diseñada.

Soportando doble pila IPv6 e IPv4, el sistema implementa prontitud y capacidad en tiempo real. En almacenamiento, cumple requisito de almacenamiento local bajo bloqueo de comunicación. En interfaces, presenta interfaces de comunicación de campo como RS485, RS232 y CAN, soportando protocolo Modbus RTU y cumpliendo requisitos de diferentes interfaces y tasas.

Diseño PCB del sistema RTU

• Diseño de apilamiento del sistema

El número de capas suele ser de 2 a 32 según dificultad. El PCB de 6 capas aquí se determina por densidad de encapsulado, espacio reducido de layout/tendido y alta frecuencia de señal. La distribución se ilustra en la Figura 3.

Se elige configuración de líneas strip-line para FLASH y SDRAM, con tendido en Inner Signal 1 e Inner Signal 2.

• Reglas de restricción PCB en este sistema

En diseño PCB de alta velocidad, la continuidad de impedancia y EMI se ven muy influidas por espaciado, longitud y ancho de pistas y procesamiento adyacente de bucles. La calidad de layout y tendido está relacionada con el éxito final, por lo que las reglas de restricción deben establecerse razonablemente.

HyperLynx tiene funcionalidad de análisis de gráficos de interferencia y el modelo IBIS puede simular con precisión pérdida de transmisión, señales diferenciales y modelo de via que cambia con frecuencia. La red principal se simula antes del tendido por Line para mejorar estructura de apilamiento e impedancia de tendido, y las reglas de restricción de tendido de red de alta velocidad se diseñan antes del resultado de simulación para aumentar eficiencia.

• Simulación PCB de este sistema

En diseño PCB de alta velocidad, se aplica modelo ideal de línea de transmisión para simulación de terminal frontal con líneas limitadas simuladas cada vez. Las líneas de terminal trasero son realmente pistas de PCB con influencia de via y cambio de planos. En esta circunstancia, el resultado es extremadamente fiable.

En diseño del circuito núcleo, la resistencia de adaptación de terminal de señal single-ended debe estar en 40-60 Ω y umbral de diafonía entre líneas en 165 mV. Además, para que controladores de red DM9000 y DM9161 se auto-adapten a 100 Mbps, la impedancia diferencial debe estar en 100±5 Ω. La simulación se implementa con HyperLynx de Mentor Graphics en SDRAM, líneas diferenciales Ethernet, integridad de potencia y CEM.

a. Diseño SDRAM

En diseño de strip-line, diafonía y vias son las principales causas de retardo. Aunque el PCB se complete según reglas de tendido determinadas por herramientas de simulación Line, algunos problemas son inevitables como muchos pines de componentes y dimensión limitada. Por tanto, es necesario simular adecuadamente múltiples redes mediante herramientas Board simulation.

Según resultados, la intensidad de diafonía de redes analógicas EBI_D0 y EBI_D2 supera 165 mV. Ambas atacan a EBI_D1 y buscan punto de acoplamiento porque el espaciado no es adecuado entre líneas en serpentina en zona amarilla. Aumentar el espaciado ayudaría a eliminar el problema. Pero lo que importa es por qué la red sufre tanta interferencia. La razón posible es elección inadecuada de resistencia causando desadaptación de impedancia. Hasta ahora, la resistencia de terminación determinada es 43,1 Ω. En condición de excitación de 220 MHz, la onda de simulación de análisis de red EBI_D1 se muestra en la Figura 4.

Según Figura 4, hay discontinuidad de impedancia en línea de transmisión EMI_D1 y deformación en ondas de señal. Aunque no cause fallo de arranque, la estabilidad de operación difícilmente se garantiza. Volviendo a Board simulation, se aplican vias y simulación dañada para cambiar resistencia terminal de EBI_D0 y EBI_D1 a 46,9 Ω. El diagrama de diafonía tras cambio se muestra en Figura 5.

Según esta figura, la señal de red ha mejorado y la intensidad de interferencia en EBI_D1 se ha reducido evidentemente.

b. Diseño bus diferencial Internet

Con atributos de alta velocidad e interconexiones 3GIO, el módulo Board simulation de HyperLynx aplica ruta serial súper rápida y tecnología de sincronización de fuente basada en bus diferencial, proporcionando esquema conveniente y eficaz para diseño PCB de alta velocidad. Tanto DM9000 como DM9161 tienen dos pares de bus diferencial de alta velocidad: TX+, TX- y RX+, RX- con impedancia diferencial de 100 Ω. Por teoría de transmisión, la impedancia diferencial puede calcularse mediante fórmula: . En ella, Z es la impedancia de transmisión de cada línea, con efecto crucial en distancia de comunicación y capacidad anti-ruido. Aquí se toma DM9000 para transmitir diferencial a TP_E_TX+ y TP_E_TX-. Para reducir efecto de reflexión, se coloca resistencia de 100 Ω en paralelo en líneas con vias aplicadas.

c. Diseño de integridad de potencia del sistema

La Figura 6 muestra un modelo básico de distribución de potencia donde la corriente se transmite a cada portador a través de capas de potencia y luego a capa de tierra.

En diseño PCB de alta velocidad, el consumo energético en cada unidad debe calcularse en el sistema con ancho de red de potencia correctamente distribuido y amplificado.

La integridad de potencia de 6 capas se resume: caída máxima de tensión 2,1 mV (~0,06 %); densidad máxima de corriente 16,3 mA/m²; dentro de categoría adecuada, si supera 50 mA/m², la temperatura del PCB sube, influyendo chip principal y líneas de señal en operación. Aumentar ancho de cobre reduce densidad de corriente y aumentar grosor de pistas ayuda a bajar temperatura.

d. Análisis de compatibilidad electromagnética del sistema

La interferencia electromagnética suele transmitirse como portadora con señales útiles por acoplamiento. En este diseño, HyperLynx analiza intensidad de radiación del PCB tras diseño preliminar. La línea crucial D4 entre ARM9 y SDRAM se elige con posiciones de sonda a 3 m y 10 m. Bajo excitación de 220 MHz, se obtienen datos de simulación según estándares FCC y CISPR, mostrados en Figura 7.

Según simulación, la corta distancia al PCB causa alta radiación y esta cambia con frecuencias de señal. En diseño de circuitos de alta velocidad, la anti-interferencia PCB puede optimizarse mientras se reduce radiación de ruido.

Recursos útiles

• Consejos de layout de alta velocidad
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