Diseño avanzado de PCB para tarjeta de contraseña PCIe de alta velocidad - Investigación e innovación

Actualmente, el rápido desarrollo de Internet testemunha la aplicación masiva de correo electrónico, pagos en línea y comunicación personal. En este contexto, la seguridad de la información se ha convertido en tema crítico de investigación mundial. La tecnología PKI (Infraestructura de Clave Pública) proporciona servicios de seguridad usando teoría y tecnología de clave pública. La tecnología PCIE (Peripheral Component Interface Express) tiene amplias aplicaciones en dispositivos de alta velocidad como estándar de bus I/O de tercera generación que aplica transmisión serial de datos e interconexión punto a punto. En el diseño de sistemas digitales, frecuencias de reloj relativamente altas provocan problemas en integridad de señal, integridad de potencia y diafonía, y el diseño tradicional de PCB no cumple los requisitos de estabilidad del sistema.

Este artículo ofrece un esquema de diseño de PCB para tarjeta de contraseña de alta velocidad basada en PCIE según las ventajas de la transmisión serial de alta velocidad de PCIE.

Esquema de diseño general

Se aplica el chip FPGA EP4CGX50CF23C6N de la familia Cyclone IV GX de Altera, que integra módulo hardcore PCIE IP e implementa diseño de tarjeta de contraseña de transmisión de datos de alta velocidad de 4 canales. Cuatro tipos de chips (chip 1, 2, 3 y 4) implementan respectivamente algoritmos SM1, SM2/SM3, SM4 y SSF33, y funcionalidades de inicialización, administración de claves secretas, respaldo y recuperación, y gestión de autoridad. Las tarjetas se aplican en PCs, conectadas a la placa base mediante ranura PCIE y controladas por el PC. El IP hardcore en el FPGA implementa PCIE, permitiendo comunicación entre el núcleo PCIE, caché SRAM y módulo de control. Como centro de control, NiosII implementa la función de software de la tarjeta. Mientras tanto, un chip de contraseña adicional implementa comunicación entre cada módulo de interfaz y la tarjeta. La estructura de hardware se ilustra en la Figura 1.

Diseño PCB de alta velocidad

• Apilamiento (Stackup) y layout

El diseño de apilamiento es el problema más significativo y un apilamiento razonable puede inhibir radiación EMI, haciendo que el voltaje transitorio en plano de potencia o tierra sea mínimo y blindando el campo electromagnético de señal y potencia. Generalmente, en diseño de circuitos digitales de alta velocidad se aplican placas multicapa y múltiples potencias. El apilamiento se basa en elementos como frecuencia de reloj del circuito, coste de fabricación, densidad de pines, período de fabricación y fiabilidad. Además, las capas deben mantenerse simétricas y el número de capas par, ya que un apilamiento asimétrico causa alabeo. La tarjeta diseñada se conecta al PC mediante ranura PCIE, con tamaño fijo: altura ~67 mm, longitud ~174 mm, configurando pines de interfaz PCIE X4 en la parte inferior. Debido a la alta densidad de componentes y tendido grueso, el número de capas se elige como 6, con distribución: capa de señal, capa de potencia, capa de señal, capa de potencia, capa de tierra, capa de señal. Este diseño con 3 capas de señal, 1 de tierra y 2 de potencia, proporciona el entorno requerido para integridad de señal.

Tras determinar el apilamiento, se implementan grupos de componentes y layout. Primero, la posición de componentes se programa según dimensión y patrón del PCB, considerando conexión de líneas, particionado funcional y estética. Luego, se distribuyen razonablemente según diferentes grados de voltaje para hacer cables de voltaje lo más cortos posible, reduciendo interferencia de ruido de potencia y aumentando estabilidad. La colocación de chips debe atender la relación entre su circuito auxiliar y el chip, y la colocación del oscilador detrás de pines de reloj. Componentes de alto ruido deben evitarse cerca del oscilador y colocarse cerca de sus componentes de accionamiento. Además, la posición y dirección de pines de potencia y señal de cada chip deben considerarse y ajustarse según líneas conectadas. Como la relación largo/ancho de la tarjeta es > 2:1 y las posiciones de ranura PCIE, agujeros de carga y LED indicador son fijas, el layout de componentes fijos debe considerarse primero. Además, por el gran número de líneas de conexión entre componente y FPGA, el layout debe implementarse con el FPGA como centro antes que otras posiciones para usar eficazmente el espacio superior e inferior y dejar suficiente espacio entre componentes y agujeros de posicionamiento.

• Diseño de potencia

En diseño de circuitos de alta velocidad, el diseño del sistema de potencia está directamente relacionado con el éxito del sistema. El ruido generado por potencia y tierra debe reducirse al mínimo para asegurar fiabilidad. La aplicación del esquema de distribución de potencia por capas significa que la potencia se distribuye a través del metal en toda la capa, disminuyendo impedancia y ruido y aumentando fiabilidad. Como el PCB involucra múltiples potencias, debe aplicarse diseño de multicapa de potencia, capaz de eliminar interferencia de acoplamiento de impedancia común como bucle de ruido. La aplicación de capacitores de desacoplo resuelve el problema de integridad de potencia, ya que solo pueden colocarse en capa inferior o superior, por lo que los cables que los conectan deben ser cortos y anchos. Según material del chip, se puede calcular la corriente en líneas de potencia y determinar ancho de pistas. Cuanto más anchas, más corriente transportan. La fórmula experimental: W (ancho: mm) ≥ L (mm/A) × I (corriente: A).

Múltiples potencias en el PCB obtienen una o dos de la placa de potencia usando backplane y luego se convierten en otras requeridas. La conversión se divide en dos arquitecturas: centralizada y distribuida. La primera: un suministro independiente convierte en todas las potencias requeridas; la segunda: conversión multinivel. Como la arquitectura centralizada tiene desventajas de alto coste y gran área, se aplica la distribuida. La tarjeta criptográfica involucra 6 potencias: 12 V, 3,3 V, 5 V, 2,5 V, 1,2 V y 1,8 V. Este diseño comienza con 3,3 V y 12 V de la ranura PCIE; 3,3 V genera 5 V y 1,8 V mediante chip de conversión, alimentando plug-in y chip 3. Luego, 12 V se convierte en 2,5 V para FPGA y chip 4. Finalmente, 2,5 V se convierte en 1,2 V para FPGA y chip 2. La arquitectura distribuida se muestra en la Figura 2.

• Diseño de vias (through-hole)

En diseño de layout para PCB multicapa de alta densidad, deben usarse vias para transmitir señal de una capa a otra, proporcionando comunicación eléctrica entre capas. El diseño de posición de vias debe implementarse con cuidado. Las vias no deben colocarse en pad y se puede usar una línea impresa para conexión, evitando problemas como tombstone y soldadura insuficiente. La máscara de soldadura debe cubrir el pad de via con distancia de 4 mil, y las vias no deben colocarse en el centro del pad de componentes chip en lado de soldadura. La posición de vias se ilustra en la Figura 3.

Además, la posición de vias no debe estar muy cerca del goldfinger, cuyo lado de enchufe debe contener chaflán. Para que las placas se enchufen en ranura PCIE, se puede diseñar chaflán de (1~1,5)×45° en los dos bordes laterales de la placa de enchufe.

• Tendido de señales de alta velocidad

En el proceso de tendido, la distribución debe ajustarse razonablemente para minimizar líneas de conexión y reducir diafonía. En tendido de señales digitales de alta velocidad, la capa de señal cerca de multicapa de potencia debe estar lejos de la superficie de referencia de potencia para evitar generación de camino de retorno por corriente de señal.

Dado que la frecuencia de señal de reloj de circuito de alta velocidad es alta, el jitter, deriva y deformación influyen mucho en el sistema, por lo que el diseño PCB de alta velocidad requiere pequeña interferencia de onda de señal. Por tanto, el problema de distribución y tendido de reloj debe considerarse primero. El tendido debe implementarse en señales de reloj de alta velocidad y el tendido de líneas principales de reloj debe ser lo más corto posible, recto y sin vias ni parte de potencia para prevenir diafonía entre reloj y potencia. Cuando se aplican múltiples relojes de diferentes frecuencias en el mismo PCB, dos líneas de reloj de diferentes frecuencias no deben mantenerse paralelas. Sin embargo, para múltiples componentes usando reloj de misma frecuencia, la red puede distribuirse tipo araña, árbol o rama.

En la tarjeta criptográfica de alta velocidad, el FPGA obtiene reloj de 66,66 MHz mediante oscilador de cristal en PCB. Tras bucle con bloqueos internos del FPGA, se genera reloj básico de 200 MHz como interfaz para chips 2 y 3. Luego, 100 MHz se proporciona tras circuito divisor interno como núcleo suave Nios II y reloj de trabajo de hardware interno. La frecuencia dividida 16 MHz es reloj de trabajo para chips 2 y 3, mientras 20 MHz para chips 1 y 4. La distribución de reloj se muestra en la Figura 4.

La transmisión de señales de alta velocidad entre ranura PCIE y PC se implementa mediante tendido de par diferencial para evitar problemas de integridad de señal. Generalmente, no se colocan cables de tierra entre pares diferenciales, ya que destruiría el efecto de acoplamiento. Tras el tendido de pares diferenciales, se coloca cobre alrededor de señales de alta velocidad con espacio libre relleno de cables de tierra para aumentar capacidad EMI. La clave es mantener simetría de pares diferenciales. Si la longitud no es compatible, la precisión de lectura/escritura se afecta y la tasa de transmisión disminuye. Para asegurar validez de lectura en mismo período, la diferencia de retardo entre señales diferenciales debe mantenerse en categoría permitida y la longitud de tendido debe ser estrictamente igual. Por tanto, se puede aplicar tendido en serpentina para ajustar retardo. En este diseño, la comunicación se implementa por PC a través de PCIE y tarjeta criptográfica, y la transmisión/recepción de señales de alta velocidad se hace por pares diferenciales con longitud controlada dentro de 25 mil. El diagrama de coincidencia de longitud en serpentina se ilustra en la Figura 5.

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