Dominando el control de impedancia para PCB digitales de alta velocidad

Las tecnologías de control de impedancia son muy importantes en diseño de circuitos digitales de alta velocidad, donde deben adoptarse métodos efectivos para asegurar excelente rendimiento de PCB de alta velocidad.

Cálculo y control de impedancia de líneas de transmisión de alta velocidad en PCB

• Modelo equivalente en líneas de transmisión

La Figura 1 muestra el efecto equivalente de líneas de transmisión en PCB, una estructura que incluye capacitores, resistores e inductores en tándem y múltiples (modelo RLGC).

El valor típico de resistencia en tándem es 0,25-0,55 ohm/pie y el de resistores múltiples suele ser muy alto. Con resistencia, capacitancia e inductancia parásitas en líneas de transmisión, la impedancia total se denomina impedancia característica (Z₀). El valor es relativamente pequeño cuando el diámetro de línea es grande, la línea está cerca de potencia/tierra o la constante dieléctrica es alta. La Figura 3 muestra el modelo equivalente de línea de transmisión con longitud dz, de donde se deduce la impedancia característica como fórmula: . En ella, L es inductancia por unidad de longitud y C capacitancia por unidad de longitud.

• Fórmulas de cálculo de impedancia y retardo de líneas de transmisión en PCB

Líneas de transmisión en PCB	Fórmula impedancia y retardo

En las fórmulas, Z₀ es impedancia (Ohm), W ancho de línea (pulg), T grosor (pulg), H distancia a tierra (pulg), εᵣ constante dieléctrica relativa del sustrato, y t_PD retardo (ps/pulg).

• Reglas de layout para control de impedancia

Según el análisis, el retardo unitario de impedancia y señal es independiente de la frecuencia pero depende de estructura de placa, constante dieléctrica y atributos físicos del tendido. Esta conclusión es crucial para entender PCB de alta velocidad y su diseño. Además, la velocidad de transmisión en capa externa es mucho mayor que en interna, por lo que estos elementos deben considerarse en layout de líneas clave.

El control de impedancia es premisa significativa para transmisión de señal. Sin embargo, según estructura de placa y fórmulas, la impedancia solo depende de material y estructura de capas con ancho y características de tendido inalterables para la misma línea. Por tanto, la impedancia no cambiará en diferentes capas, lo cual no está permitido en diseño de alta velocidad.

Se diseña un PCB de alta velocidad y alta densidad donde la mayoría de señales tienen requisitos de impedancia. Por ejemplo, línea CPCI 65 Ω, diferencial 100 Ω, otras 50 Ω cada una. Según espacio de tendido, se requiere al menos 10 capas y se determina diseño de 16 capas.

Como el espesor total no puede exceder 2 mm, hay dificultades en apilamiento considerando:

1). Cada capa de señal tiene planos de imagen adyacentes para proteger impedancia y calidad.
2). Cada plano de potencia tiene capa de tierra completa al lado para asegurar rendimiento.
3). El apilamiento requiere balance, evitando alabeo.

La constante dieléctrica se fija en 4,3. Según apilamiento, ancho y distancia entre líneas se establecen según cálculo para cumplir impedancia. Resultados de ancho:

1). Señal en capa superficial: 5 mils, impedancia 58,7 Ω.
2). CPCI en capa superficial: 4,5 mils, 61,7 Ω.
3). Señal en capa interna: 4,5 mils, 50,2 Ω.
4). Área BGA en capa interna/superficial: 4 mils, superficial 64,6 Ω, interna 52,7 Ω.
5). Microstrip diferencial en capa interna: 5 mils, distancia 6 mils, 100,54 Ω.
6). Stripline diferencial en capa interna: 4,5 mils, distancia 10 mils, 96,6 Ω.

Distancias entre líneas:

1). Señal (5 mils) en superficial: 5,0 mils.
2). CPCI (4,5 mils) en superficial: 9,0 mils.
3). Señal (4,5 mils) en interna: 7,0 mils.
4). Entre superficial e interna: 4,0 mils.
5). Diferenciales en interna y entre ellas y otras: ≥25 mils.
6). Diferenciales en superficial y entre ellas y otras: ≥20 mils.

Tras impresión, la impedancia de placa de prueba se testea con POLAR-Cits500, resultados en tabla. Los datos indican que la impedancia debe controlarse en 50 Ω±10 %, 60 Ω±10 % y 100 Ω±10 % en diseño/fabricación de alta velocidad.

Impedancia preestablecida (Ω)	Impedancia práctica (Ω)
50	47,52-52,33
60	57,65-61,35
100	93,65-106,35

LVDS y su control de impedancia en PCB

• LVDS

LVDS es nivel de transmisión serial de alta velocidad con ventajas: alta velocidad, bajo consumo, fuerte anti-interferencia, larga distancia, acoplamiento factible. Aplicaciones: computación, comunicaciones, consumo.

• Diseño de impedancia LVDS

LVDS tiene swing de 350 mV y distancia >10 m. Para evitar influencia de señal reflejada, la impedancia debe controlarse: single-ended 50 Ω, diferencial 100 Ω. En práctica, se controla ajustando apilamiento, parámetros de medio, ancho y distancia, calculando impedancia con herramientas de simulación de alta velocidad.

Sin embargo, a menudo es difícil cumplir ambos requisitos. Por un lado, el rango de ajuste de W y S está controlado por espacio físico. Por ejemplo, tendido y ancho en conectores marginales con BGA/DIP influyen por tamaño de pad y distancia. Por otro, cambios en W y S influyen en impedancia single-ended y diferencial. Hasta ahora, es fácil averiguar relación entre ancho y distancia preestablecidos.

• Reglas de tendido LVDS

Generalmente, el tendido diferencial se implementa según reglas de diseño de impedancia, asegurando calidad LVDS. En tendido práctico, LVDS debe cumplir:

1). Pares diferenciales lo más cortos posible, líneas rectas, mínimo vias. Distancia entre líneas igual. Evita tendidos largos y giros; usar 45° en lugar de 90°.
2). Distancia entre pares >10 veces para reducir diafonía. Si necesario, vias de tierra entre pares para aislamiento.
3). LVDS no puede dividirse entre superficies. Aunque dos señales son caminos mutuos, el retorno no puede cortarse por división. Sin embargo, líneas pueden causar discontinuidad de impedancia por falta de planos de imagen.
4). Evitar diferencial entre capas. En fabricación, precisión de alineación entre capas es menor que precisión de grabado en misma capa más pérdida de medio, lo que cambia impedancia diferencial.
5). En diseño de impedancia, usar método de acoplamiento.
6). Establecer estructura de apilamiento adecuada para aislar señales de nivel de voltaje y LVDS. Si posible, señales como TTL/CMOS alta velocidad en capas diferentes, aisladas de tendido LVDS por tierra y potencia.
7). Pares diferenciales compatibles con longitud de tendido.

Recursos útiles

• Elementos que afectan impedancia característica de PCB y soluciones
• Consideraciones de diseño de impedancia para PCB flex-rígido
• Cómo analizar y prohibir impedancia de potencia PCB alta velocidad
• Control de impedancia de vias y su influencia en integridad de señal
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