Registros de Desplazamiento Serie-Entrada, Serie-Salida: Fundamentos y Aplicaciones Prácticas

Los registros de desplazamiento que reciben dato serialmente y lo emiten serialmente son piedra angular de diseño lógico digital. Retardan cada bit por un período de reloj por etapa, permitiendo búfer de datos preciso, comunicación serie, y cruce de dominios de reloj.

Cada etapa almacena un solo bit, así un registro de etapa única mantiene un bit. Cuando múltiples etapas se cascadan, la longitud del registro crece —hasta 64 bits en partes estándar, o más al conectar múltiples dispositivos en serie.

Abajo hay un registro de desplazamiento de etapa única impulsado por dato no aún sincronizado al reloj del sistema. La línea de dato (pin D) en un flip-flop tipo D (D-FF) mantiene su valor hasta el flanco de reloj, tras el cual el valor aparece en el pin de salida Q.

 

 

El punto clave —a diferencia de la siguiente figura— es que el dato presente en el pin D se transfiere a Q precisamente en el flanco subida del reloj. Como la entrada es estable bien antes y después del flanco, el flip-flop captura el valor correcto.

Para flip-flops disparados por flanco positivo, la salida sigue la entrada inmediatamente tras la transición de reloj, como muestran las flechas ascendentes.

En registros de desplazamiento multi-etapa, el dato en la entrada puede cambiar cerca del flanco de reloj. En tales casos, el flip-flop aún muestrea el valor presente justo antes del flanco; cualquier cambio que ocurra en el flanco se ignora hasta el siguiente pulso de reloj.

 

 

Consecuentemente, un D-FF actúa como elemento de retardo de un período de reloj, siempre que el dato esté propiamente sincronizado al reloj. La forma de onda de salida es una copia retardada de la entrada, desplazada por un ciclo de reloj.

Para ilustrar el temporizado, considere el registro de desplazamiento serie-entrada, serie-salida CD4006B de 18 bits de Texas Instruments. Su hoja de datos especifica operación a 5V DC con parámetros clave:

• Tiempo de setup (t_S) = 100 ns
• Tiempo de hold (t_H) = 60 ns
• Retardo de propagación (t_P) = 200–400 ns (típico/máximo)

Estos valores aseguran que dato presentado en pin D sea estable al menos 100 ns antes del flanco de reloj y permanezca inalterado 60 ns después. Con reloj de 1 MHz (periodo 1 µs), los márgenes de setup y hold se satisfacen cómodamente.

Al cascadear, la salida (Q) de cada etapa alimenta la entrada (D) de la siguiente. Como el retardo de propagación (200 ns) excede el tiempo de hold, el dato permanece válido durante la transición, garantizando operación fiable.

 

 

El mismo concepto aplica a flip-flops JK, donde Q alimenta J y Q' alimenta K para formar registro de desplazamiento equivalente.

Un registro de desplazamiento serie-entrada, serie-salida (SISO) tiene una sola entrada de dato, una entrada de reloj, y una sola salida que aparece en la última etapa. Las salidas intermedias típicamente no se exponen, distinguiéndolo de un registro serie-entrada, paralelo-salida (SIPO).

Para un registro SISO de tres etapas, las siguientes formas de onda demuestran cómo tres bits propagan a través de las etapas, cada uno retardado por un ciclo de reloj.

 

 

Dispositivos Serie-Entrada, Serie-Salida de Texas Instruments

Los siguientes partes de Texas Instruments ilustran los conceptos discutidos:

• CD4006B – Registro SISO de 18 bits
• CD4031B – Registro SISO de 64 bits
• CD4517B – Dual registro SISO de 64 bits con tomas internas

Son dispositivos CMOS serie 4000, operando de 3V a 15V en suministro positivo (V_DD), con V_SS a tierra. Frecuencias máximas de reloj típicas son pocos megahercios, dependiendo de voltaje de suministro.

 

 

El CD4006B puede configurarse como registro de 18 bits cascando sus etapas internas de 4 y 5 bits. Su toma interna permite salida de 4 bits para aplicaciones requiriendo registro de desplazamiento más corto.

 

 

El CD4031B ofrece registro SISO completo de 64 bits. Incluye dos salidas adicionales—Q₆₄ y Q₆₄'—y salida retardada media etapa que rezaga medio ciclo de reloj. Una entrada de control de modo selecciona entre dos fuentes de dato (dato 1 o dato 2), permitiendo recirculación de dato cuando se desea.

 

 

Cuando control-de-modo está alto, la salida Q₆₄ se enruta de vuelta a la entrada de dato, creando bucle de retroalimentación de 64 ciclos. Esto puede ser útil para implementar patrones repetitivos o búferes circulares.

 

 

El CD4517B provee dos registros de desplazamiento independientes de 64 bits (secciones A y B). Cada sección tiene su propio reloj, entrada de dato, y habilitación de escritura (WE). Tomas internas en etapas 16, 32, y 48 permiten reconfiguración flexible para registros de 16, 32, o 48 bits.

 

 

Por ejemplo, configurar sección B como registro de 16 bits implica atar WE_B a tierra, suministrar reloj en CL_B, y leer salida retardada desde Q_16B. Sección A puede usarse simultáneamente como registro completo de 64 bits siguiendo el mismo principio.

 

HOJAS DE TRABAJO RELACIONADAS

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