Optimización de ingeniería espaciador para DRAM TFET doble-gate: Mejora retención y reduce potencia estática

Resumen

El DRAM TFET doble-gate (DGTFET) proporciona diseño sin capacitor y retención marcadamente larga. Usando simulador Silvaco-Atlas, optimizamos sistemáticamente la pila dieléctrica espaciador para suprimir fuga lectura-cero y extender ventana retención. Resultados simulación revelan que espaciador low-k en fuente y high-k en drenaje producen mejor compromiso, logrando corriente lectura-cero sub-picoamperio (1×10⁻¹⁴A/μm) y tiempo retención 10 segundos. Esta configuración reduce consumo potencia estática y sobrecarga refresco mientras entrega ratio corriente lectura-uno/lectura-cero 10⁷. Análisis escalabilidad destaca cuello botella restante y esboza direcciones futuras mejora.

Antecedentes

A medida que geometrías dispositivo se reducen, DRAM convencional 1T-1C lucha escalar porque capacitor no puede reducirse más allá cierto límite [1–3]. Industria memoria explora nuevos materiales y arquitecturas dispositivo para aumentar densidad [4,5]. Un enfoque prometedor es DRAM 1T con estructura sin capacitor, reportado primero inicios 1990s [6,7]. En esta arquitectura, un '1' lógico se almacena por uno de cuatro mecanismos: ionización impacto [8], transistor unión bipolar [9], tunelización banda-a-banda (BTBT) [10], o tunelización gate [11]. El transistor efecto campo tunelización (TFET) basado en BTBT es considerado alternativa potencial MOSFET porque ofrece alto ratio on/off y corriente off-state ultra-baja [12–14]. Estos atributos son especialmente ventajosos para DRAM, donde baja fuga off-state se traduce en corriente lectura-cero mínima y potencia estática reducida. Varios grupos investigaron DRAM basado TFET [15–20], demostrando bajas corrientes lectura-cero y largos tiempos retención. Entre ellos, DRAM TFET doble-gate (DGTFET) destaca [19,20]. En DGTFET DRAM, tanto operaciones escritura como lectura dependen BTBT. Experimentos reportan corriente lectura-cero tan baja como 1 nA/μm —bien por debajo DRAM 1T-1C tradicional— y tiempo retención 2 s, superando ampliamente intervalo refresco típico 64 ms en sistemas cómputo [21]. Incluso a 85 °C, retención permanece sobre 300 ms, indicando robustez bajo condiciones severas. Diseño sin capacitor further mejora densidad empaquetamiento, haciendo DGTFET DRAM candidato convincente memoria próxima generación. A pesar estas fortalezas, tiempos retención y corrientes lectura-cero reportados no son aún óptimos porque geometría DGTFET no ha sido fully optimizada. En este trabajo, nos enfocamos en ingeniería espaciador —elección material dieléctrico en tres espaciadores (fuente, gap-gate, drenaje)— para mejorar rendimiento DGTFET. Espaciadores posicionados cerca uniones tunelización y por tanto ejercen fuerte influencia BTBT [22,23]. Estudiando sistemáticamente impacto low-k (SiO₂) versus high-k (HfO₂) dieléctricos en cada espaciador, proponemos configuración optimizada que reduce dramáticamente fuga lectura-cero y extiende tiempo retención.

Estructura Dispositivo y Método Simulación

El DGTFET adopta configuración P-I-N, como muestra Fig. 1a. Fuente y drenaje son regiones fuertemente dopadas P⁺ (10²⁰/cm³) y N⁺ (10²⁰/cm³), respectivamente. Canal intrínseco se divide en dos secciones gate: Gate1, polisilicio N⁺, y Gate2, polisilicio P⁺, separados por gap estrecho. P⁺ Gate2 forma pozo carga-profundo, mientras N⁺ Gate1 controla tunelización durante lectura. Espaciadores fuente y drenaje (S_Spacer y D_Spacer) y espaciador gap-gate (G_Spacer) default SiO₂. Dimensiones dispositivo: espesor film silicio T_si = 20 nm, longitud Gate1 L_g1 = 400 nm, longitud Gate2 L_g2 = 200 nm, longitud gap L_gap = 50 nm, espesor óxido gate T_oxide = 3 nm (HfO₂). Simulaciones realizadas en Silvaco-Atlas usando modelo BTBT no-local que cuenta variaciones espaciales borde banda y generación/recombinación portadores [24]. Parámetros modelo calibrados contra datos experimentales TFET SOI [25], dando masas efectivas electrón y hueco 0.22 m₀ y 0.52 m₀, respectivamente. Dopaje pesado requiere estrechamiento banda prohibida, estadísticas Fermi-Dirac, recombinación Shockley-Read-Hall, y modelos movilidad dependientes dopaje/temperatura. Vida portadora —crítica para retención— fijada 100 ns, guiada por rangos literatura 1 µs a 10 ns [26–28]. Modelos Scharfetter y Schenk usados para capturar dependencias vida dopaje y temperatura.

a Esquemático celda DRAM TFET doble-gate (DGTFET). b Comparación entre características transferencia simuladas y resultados experimentales TFET SOI [25].

Resultados y Discusión

Mecanismo Operación

Operaciones escritura y lectura en DGTFET DRAM gobernadas por BTBT en uniones drenaje (escritura) y fuente (lectura). Figura 2 ilustra diagramas banda durante estas operaciones. Durante escritura-'1', sesgo negativo Gate2 baja banda canal bajo Gate2, creando barrera delgada lado drenaje permitiendo electrones tunelizar hacia drenaje mientras huecos acumulan en pozo potencial profundo (~1.2 V). Inversamente, sesgo positivo Gate2 durante escritura-'0' expulsa huecos pozo, restaurando estado off. Lectura-'1' (Fig. 2b) revela barrera canal entre Gate1 y Gate2 pero no en fondo canal, habilitando camino conducción inclinado desde frente Gate1 a dorso Gate2. Lectura-'0' (Fig. 2c) muestra barrera canal pronunciada que bloquea electrones, suprimiendo fuga. Inset Fig. 2d confirma electrones no pueden cruzar esta barrera durante lectura-'0'. Condiciones programación óptimas críticas: sesgo Gate2 más negativo mejora BTBT saturado durante escritura-'1'; sesgo negativo pequeño durante hold mantiene población huecos; y sesgo Gate2 más alto durante lectura fortalece BTBT para lectura-'1' pero aumenta fuga lectura-'0'. Tabla 1 lista valores sesgo usados, y Fig. 3b demuestra corrientes transitorias resultantes con escritura/lectura 50 ns y hold 100 ns. Ratio corriente I₁/I₀ ≈ 10⁴, coincidiendo reportes previos [17,19,20].

Impacto Dieléctricos Espaciador

En DGTFET DRAM, cada espaciador puede fabricarse low-k SiO₂ o high-k HfO₂, llevando a ocho combinaciones dieléctricas posibles. Tabla 2 resume lectura-1 (I₁), lectura-0 (I₀), y ratio I₁/I₀ para cada configuración, así como retención tiempo hold 2 s. Notación "S" y "H" denotan SiO₂ y HfO₂, respectivamente, y código tres-letras lista S_Spacer, G_Spacer, D_Spacer en ese orden. Datos revelan espaciador fuente domina I₁: usar SiO₂ en S_Spacer aumenta I₁ dos órdenes magnitud relativo HfO₂. Espaciador drenaje controla principalmente I₀: HfO₂ en D_Spacer suprime fuga lectura-cero a ~10⁻¹⁴A/μm. Así, configuración óptima es low-k en fuente y high-k en drenaje, mientras espaciador gap-gate tiene influencia despreciable cuando otros dos fijos.

Influencia Espaciador Fuente

Comparando H/S/S y S/S/S (Fig. 4) muestra SiO₂ en fuente aumenta corriente lectura-1 ~100×. Figura 5 ilustra HfO₂ en fuente extiende región agotamiento superficie unión fuente, ensanchando barrera tunelización. Consecuentemente, distancia tunelización (Fig. 6a) mayor para H/S/S, y campo eléctrico fringe (Fig. 6b) mayor, lo que reduce campo pico y suprime BTBT. La dependencia exponencial BTBT en campo eléctrico explica por qué I₁ significativamente mayor para S/S/S. Por tanto, espaciador fuente low-k esencial para maximizar corriente lectura-1.

Influencia Espaciador Drenaje

Con S_Spacer y G_Spacer fijos SiO₂, cambiar D_Spacer SiO₂ a HfO₂ (Fig. 7) altera dramáticamente corrientes escritura, hold, y lectura. High-k D_Spacer profundiza pozo potencial durante escritura-1, mejorando impulso BTBT y aumentando I₁. Durante hold-0, high-k espaciador suprime BTBT en drenaje, reduciendo corriente hold-0 inducida recombinación. En lectura-0, diferencia I₀ proviene principalmente recombinación: SiO₂ D_Spacer permite más huecos acumular durante hold-0, elevando tasa recombinación y así fuga lectura-0 (Fig. 9). Por tanto, high-k D_Spacer crítico para minimizar fuga lectura-cero.

Tiempo Retención

Retención limitada por recombinación huecos durante hold. Tabla 2 muestra incluso tras 2 s, dispositivos con espaciador óptimo (S/S/H o S/H/H) mantienen I₁/I₀ > 10⁴. Definimos tiempo retención (RT) como mayor duración hold para cual I₁/I₀ permanece sobre 10³. Figura 10 demuestra espaciador optimizado rinde RT 10 s, superando ampliamente intervalo refresco convencional 64 ms. Comparado estudios previos [17–20], DGTFET DRAM optimizado logra dos órdenes magnitud menor corriente lectura-cero y diez veces RT más largo, confirmando idoneidad memoria baja-potencia, alta-densidad.

Escalabilidad

Escalabilidad evaluada reduciendo L_g1, L_g2, L_gap preservando RT > 2 s. Tabla 4 lista rendimiento configuración S/S/H a través estas dimensiones. Reducir L_g1 bajo 200 nm degrada severamente I₁ debido control gate disminuido sobre barrera n-tipo, mientras L_g2 más corto estrecha barrera Gate1-Gate2 y aumenta I₀. L_gap impacto mínimo I₁ pero eleva ligeramente I₀ cuando reducido bajo 20 nm. Consecuentemente, dimensiones mínimas viables son L_g1 = 200 nm, L_g2 = 150 nm, L_gap = 20 nm, que aún exceden nodo 20 nm/18 nm DRAM 1T-1C. No obstante, beneficios arquitectura sin capacitor, baja-potencia, alta-RT justifican mayor huella. Trabajos futuros apuntarán escalado sub-100 nm DGTFET DRAM.

Conclusiones

Hemos demostrado ingeniería espaciador influye profundamente rendimiento DGTFET DRAM. Low-k espaciador en fuente expande región agotamiento superficie, impulsando corriente lectura-1, mientras high-k espaciador en drenaje suprime fuga lectura-cero profundizando pozo potencial y limitando BTBT durante hold. Optimizar pila dieléctrica rinde corriente lectura-cero sub-picoamperio y tiempo retención 10 segundos, superando previos DRAM TFET y entregando ratio lectura 10⁷. Análisis escalabilidad indica dimensiones mínimas viables permanecen mayores que DRAM 1T-1C estado-arte, pero ventajas sin capacitor, baja-potencia, y larga-retención hacen DGTFET DRAM camino convincente adelante. Futuros esfuerzos enfocarán escalado sub-100 nm e integración arrays memoria alta-densidad.

Abreviaturas

DGTFET:

Transistor efecto campo tunelización doble-gate

DRAM:

Memoria acceso aleatorio dinámica