Por qué el empaquetado a nivel de wafer (WLCSP) es esencial para SRAMs de wearables de próxima generación

Durante una reciente discusión sobre tecnología wearable, Ralph Osterhout, CEO de The Osterhout Design Group, señaló: «Lo que no funcionará es un dispositivo voluminoso que distancie a la gente de su entorno. Si hablas de algo que te hace parecer un tiburón martillo con cables? Entonces, no. No va a funcionar.» (fuente)

Para mantener huellas de placa bajas, los microcontroladores se mueven continuamente a nodos de proceso más pequeños mientras añaden funcionalidad más sofisticada. Este cambio inevitablemente aumenta la necesidad de memoria caché on-chip más grande. Sin embargo, cada nuevo nodo hace que integrar SRAM embebida adicional sea más difícil debido a tasas de error suave más altas, menores rendimientos y mayor consumo. Los clientes también exigen opciones de SRAM altamente personalizadas, haciendo impráctico para proveedores de MCU almacenar cada tamaño de caché posible. En consecuencia, muchos diseñadores optan por colocar la caché en un chip SRAM externo.

Pero un SRAM externo trae su propia penalización de espacio. Con un layout de celda de seis transistores, reducir el die SRAM a un nodo más nuevo deja un paquete voluminoso, y los mismos problemas de fiabilidad y consumo que afectan a las SRAMs embebidas reaparecen.

Una solución es combinar el die SRAM con el die MCU en un paquete multi-chip (MCP) o system-in-package (SiP) 3D. Aunque este enfoque puede reducir el área total de placa, requiere inversión de capital significativa y limita la flexibilidad post-producción. Reemplazar un solo die en un SiP requiere re-calificación del paquete completo, lo que es costoso y lento.

¿Hay forma de mantener el SRAM externo pero reducir drásticamente el tamaño del paquete? La respuesta está en minimizar la relación área die-a-paquete.

El método más avanzado hoy es el empaquetado a nivel de wafer chip-scale (WLCSP). WLCSP ensambla cada die en un paquete inmediatamente después del corte, eliminando alambres de unión o interpositors. Por diseño, un paquete chip-scale ocupa no más del 20% de área mayor que el die, y los procesos modernos pueden añadir solo una fina capa de material de bump, manteniendo la huella virtualmente inalterada.

Figura. WLCSP, desarrollado en Deca Technologies, preserva el área del die mientras permite empaquetado de alta densidad. (Fuente: Deca Technologies/Cypress Semiconductor)

Comparado con un die desnudo, un CSP ofrece varias ventajas: pruebas y manejo más fáciles, menor costo de ensamblaje y conductividad térmica superior. Además, cuando el die se fabrica en un nodo de proceso más nuevo, el envoltorio CSP puede permanecer inalterado, permitiendo actualizaciones directas sin rediseñar el paquete.

Para aplicaciones wearable e IoT, los ahorros de volumen son notables. Un SRAM BGA de 48 bolas típico hoy mide 8 mm × 6 mm × 1 mm (48 mm³). En paquete WLCSP, el mismo die cabe en 3,7 mm × 3,8 mm × 0,5 mm, una reducción de aproximadamente 85% en volumen. Esta contracción se traduce directamente en PCBs más pequeños y productos finales más delgados.

Consecuentemente, la demanda de SRAMs basadas en WLCSP está creciendo más allá de wearables hacia ecosistemas IoT más amplios. Los diseñadores que busquen aprovechar estos beneficios pueden consultar recursos como «Introducción a Paquetes Chip-Scale» para mejores prácticas.