La necesidad de empaquetar a escala de chip a nivel de oblea en las SRAM

Mientras hablaba sobre el futuro de la tecnología portátil, Ralph Osterhout (CEO, The Osterhout Design group) hizo una observación clara y relevante:" Lo que no funcionará es un dispositivo voluminoso que aleja a las personas de su entorno. ¿Si estás hablando de algo que te hace parecer un tiburón martillo con alambres? Entonces no. No va a funcionar ". ( fuente ) Esto indica claramente el curso futuro de la innovación en tecnología portátil. Está claro que para tener éxito, un artículo electrónico portátil debe ser pequeño y mantener el rendimiento.

Para reducir la huella y, en consecuencia, el espacio de la placa en general, los microcontroladores están migrando a nodos de proceso más pequeños en cada generación sucesiva. Al mismo tiempo, están evolucionando para realizar operaciones más complejas y poderosas. La necesidad de aumentar la memoria caché se vuelve inminente a medida que las operaciones se vuelven más complejas. Desafortunadamente, con cada nuevo nodo de proceso, aumentar la memoria caché integrada (SRAM integrada) se vuelve un desafío por múltiples razones, entre las que se incluyen un mayor SER, un menor rendimiento y un mayor consumo de energía. Además, los clientes también tienen requisitos SRAM personalizados. Para que un fabricante de MCU proporcione todos los tamaños de caché posibles, necesitaría tener una cartera que sea demasiado grande para ser manejable. Esto impulsa la necesidad de limitar la SRAM incrustada en la matriz del controlador y, en su lugar, almacenar en caché a través de una SRAM externa.

Sin embargo, el uso de una SRAM externa desafía el proceso mismo de miniaturización, ya que las SRAM externas ocupan un espacio significativo en la placa. Debido a su estructura de seis transistores, la reducción del tamaño de una SRAM externa migrándola a nodos de proceso más pequeños provocará los mismos problemas que plagan la miniaturización de las SRAM integradas.

Esto nos lleva a la siguiente alternativa a este antiguo problema:reducir la relación entre el paquete de chips y el tamaño de la matriz en la SRAM externa. Normalmente, el tamaño de un chip SRAM empaquetado es muchas veces (hasta 10 veces) el tamaño del dado. Una forma frecuente de abordar el problema es no utilizar un chip SRAM empaquetado en absoluto. En cambio, tiene sentido tomar el dado SRAM (1/10 ^th del tamaño de un chip SRAM) y empaquetarlo junto con la matriz MCU utilizando sofisticadas técnicas de empaquetado de múltiples chips (MCP) o técnicas de empaquetado 3D (también conocidas como SiP o System-in-Package). Sin embargo, este método requiere una inversión significativa y solo es viable para los fabricantes más grandes. Desde el punto de vista del diseño, también reduce la flexibilidad, ya que los componentes de un SiP no se pueden reemplazar fácilmente. Por ejemplo, si hay una nueva tecnología SRAM disponible, no podemos reemplazar fácilmente la matriz SRAM en el SiP fácilmente. Para reemplazar cualquier troquel dentro del paquete, todo el SiP tendría que ser recalificado. La recalificación requiere reinversión y tiempo adicional.

Entonces, ¿hay alguna manera de ahorrar espacio en la placa, mientras mantiene la SRAM fuera de la MCU y no se mete en las molestias de MCP? Volviendo a la relación entre el tamaño de la matriz y el chip, vemos un margen para una mejora significativa. ¿Por qué no comprobar si puede haber un paquete que se pueda pegar más cerca del troquel? En otras palabras, si no puede eliminar el paquete, reduzca la proporción de tamaño.

El enfoque más avanzado actualmente es reducir el tamaño de la matriz empaquetada utilizando WLCSP (empaquetado a escala de chip a nivel de oblea). WLCSP se refiere a la tecnología de ensamblar unidades individuales en paquetes después de cortarlas en cubitos de una oblea. El dispositivo es esencialmente un troquel con un patrón de matriz de protuberancias o bolas sin usar cables de unión o conexiones de interposición. Por especificación, una pieza de paquete de escala de viruta tiene un área que es como máximo un 20% más grande que la matriz. Hoy en día, el proceso ha alcanzado un nivel de innovación mediante el cual las plantas de fabricación producen dispositivos CSP sin aumentar el área del troquel (solo aumentando ligeramente el grosor para adaptarse a las protuberancias / bolas).

Figura. El empaquetado a escala de viruta a nivel de oblea (WLCSP) ofrece el enfoque más avanzado para reducir el tamaño de la matriz empaquetada. El WLCSP que se muestra aquí fue desarrollado en Deca Technologies y no aumenta el área del dado que lo comprende. (Fuente:Deca Technologies / Cypress Semiconductor)

La CSP tiene ciertas ventajas sobre el troquel desnudo. Los dispositivos CSP son más fáciles de probar, manejar, ensamblar y reformular. También tienen características mejoradas de conducción térmica. Y cuando las matrices cambian a nodos de proceso más nuevos, el tamaño del CSP se puede estandarizar mientras las matrices se encogen. Esto asegura que una pieza de CSP pueda ser reemplazada por una pieza de CSP de nueva generación sin ninguna de las complicaciones asociadas con el reemplazo de una matriz.

Está bastante claro que estos ahorros de espacio son significativos cuando se trata de los requisitos de dispositivos portátiles y dispositivos portátiles. Por ejemplo, un BGA de 48 bolas utilizado por las memorias en muchos dispositivos portátiles en la actualidad tiene las dimensiones de 8 mm x 6 mm x 1 mm (48 mm ³ ). En comparación, la misma pieza en un paquete de tipo CSP tiene las dimensiones de 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ ). En otras palabras, es posible reducir el volumen en un 85%. Estos ahorros se pueden utilizar para reducir el área y el grosor de la PCB del dispositivo portátil. Por esta razón, existe una demanda renovada de dispositivos basados ​​en WLCSP más allá de solo SRAM por parte de los fabricantes de dispositivos portátiles e IoT (Internet de las cosas). Para obtener más información sobre el diseño con WLCSP, los diseñadores pueden consultar Introducción a los paquetes de escala de chips.