Diseño e investigación de PCB en tarjeta de contraseña de alta velocidad basada en PCIE

En la actualidad, el rápido desarrollo de la tecnología de Internet es testigo de la aplicación masiva del correo electrónico, el pago en línea y la comunicación personal. En este contexto, la seguridad de la información ha sido un tema de investigación fundamental en todo el mundo. La tecnología PKI (infraestructura de clave pública) proporciona un servicio de seguridad mediante el uso de teoría y tecnología de clave pública. La tecnología PCIE (Peripheral Component Interface Express) ha recibido amplias aplicaciones en dispositivos de alta velocidad como el estándar de bus de E/S de tercera generación que aplica la transmisión de datos en serie y la tecnología de interconexión punto a punto. En el campo del diseño de sistemas digitales, la frecuencia de reloj relativamente alta genera algunos problemas en cuanto a la integridad de la señal, la integridad de la potencia y la diafonía, y el diseño de PCB tradicional no cumple con los requisitos de estabilidad del sistema.

Este artículo ofrece un esquema de diseño de PCB en una tarjeta de contraseña de alta velocidad basada en PCIE de acuerdo con los beneficios de la transmisión serial de alta velocidad PCIE.

Esquema de diseño general

El chip FPGA EP4CGX50CF23C6N perteneciente a Cyclone IV GX diseñado por Altera se aplica en este diseño, integrando el módulo PCIE IP hardcore e implementando el diseño de 4 tarjetas de contraseña de transmisión de datos de alta velocidad. Cuatro tipos de chips, chip 1, chip 2, chip 3 y chip 4, son capaces de implementar respectivamente algoritmos de SM1, SM2/SM3, SM4 y SSF33 e implementar funcionalidades de inicialización de tarjeta de contraseña, administración de clave secreta, respaldo y recuperación y autoridad administración. Las tarjetas de contraseña se aplican en las PC, se conectan con la placa principal de las PC a través de la ranura PCIE y se controlan mediante PC. IP hardcore en FPGA se aplica para implementar PCIE, lo que conduce a la comunicación entre el núcleo PCIE y el módulo de control y caché SRAM. Como centro de control, NiosII implementa la función de software de tarjeta de contraseña. Mientras tanto, un chip de contraseña adicional implementa la comunicación entre cada módulo de interfaz y la tarjeta de contraseña. El diseño de la estructura de hardware de la tarjeta de contraseña se ilustra en la Figura 1 a continuación.

Diseño de PCB de alta velocidad

• Apilado y diseño

El diseño de apilamiento es el problema más importante que debe tenerse en cuenta y un diseño de apilamiento razonable puede inhibir la radiación EMI (interferencia electromagnética), haciendo que el voltaje transitorio en el plano de potencia o la capa de tierra sea lo más pequeño posible y proteja el campo electromagnético de señal y potencia. En general, se aplican placas multicapa y potencias múltiples en el diseño de circuitos digitales de alta velocidad. El diseño de apilamiento de PCB se implementa en función de elementos integrales que incluyen la frecuencia del reloj del circuito, el costo de fabricación de PCB, la densidad de pines, el período de fabricación y la confiabilidad. Además, las capas de tablero multicapa deben mantenerse simétricas y el número de tableros debe ser un número par, ya que el diseño de apilamiento asimétrico provocará la deformación de los tableros. La tarjeta de contraseña diseñada en este artículo se conecta con la PC a través de la ranura PCIE y el tamaño y la forma de la placa de circuito se fijan con una altura de aproximadamente 67 mm y una longitud de aproximadamente 174 mm, configurando el pin de interfaz PCIE X4 en la parte inferior. Como resultado de la alta densidad de componentes y el enrutamiento grueso, el número de capas de PCB se recoge en 6 capas con distribución de capa de señal, capa de potencia, capa de señal, capa de potencia, capa de tierra, capa de señal. Este diseño contiene 3 capas de señal, 1 capa de tierra y 2 capas de alimentación, proporcionando el entorno requerido por la integridad de la señal.

Después de la determinación del apilamiento de PCB, se deben implementar los grupos de componentes y el diseño. En primer lugar, la posición de los componentes debe programarse de acuerdo con la dimensión y el patrón de la placa de circuito impreso, teniendo en cuenta la conexión de línea, la partición funcional y el ajuste y la belleza entre los componentes. Luego, los componentes deben distribuirse razonablemente de acuerdo con los diferentes grados de voltaje del componente para hacer que los cables de voltaje sean lo más cortos posible, lo que es capaz de reducir la interferencia del ruido de potencia y aumentar la estabilidad de la potencia. La ubicación del chip debe prestar atención a la relación entre su circuito auxiliar y su chip y la ubicación del oscilador de cristal detrás de los pines del reloj. Debe evitarse que los componentes de alto ruido se coloquen alrededor del oscilador de cristal y deben estar cerca de sus componentes impulsores. Además, se debe considerar la ubicación de cada pin de potencia y señal del chip con sus posiciones y dirección ajustadas en función de las líneas conectadas. Debido a que la proporción de largo y ancho de la tarjeta de contraseña es más de 2:1 con las posiciones de la ranura PCIE, los orificios de carga y el indicador LED fijo, el diseño de componentes para componentes fijos debe considerarse primero en el diseño de componentes. Además, como resultado de la gran cantidad de líneas de conexión entre el componente y la FPGA, el diseño del componente debe implementarse con la FPGA como centro antes que las posiciones de otros componentes para que la sala superior e inferior de la PCB se pueda usar de manera efectiva para para dejar suficiente espacio entre componentes y componentes y orificios de posicionamiento.

• Diseño de energía

En el diseño de placas de circuito de alta velocidad, el diseño del sistema de potencia está directamente relacionado con el éxito de todo el sistema. El ruido generado por la energía y la tierra debe reducirse al mínimo para garantizar la confiabilidad de los productos. La aplicación del esquema de distribución de energía en el método de capas se refiere al hecho de que la energía se distribuye a través del metal en toda la capa, disminuyendo la impedancia de energía y el ruido y aumentando la confiabilidad. Debido a que la PCB afecta a múltiples potencias, se debe aplicar un diseño de capa de múltiples potencias, capaz de eliminar la interferencia de acoplamiento de impedancia pública como un bucle de ruido. La aplicación de la capacitancia de desacoplamiento es capaz de resolver el problema de la integridad de la energía, ya que el capacitor solo se puede colocar en la capa inferior o en la capa superior de la placa de circuito impreso, según los cuales los cables que conectan los capacitores de desacoplamiento deben ser cortos y anchos. De acuerdo con el material del chip, se puede calcular la corriente que pasa a través de las líneas eléctricas y se puede determinar el ancho de los cables. Cuanto más anchos son los cables, más corriente pueden transportar. La fórmula experimental se ilustra como:W(ancho de línea:mm) ≥ L(mm/A) x I(corriente:A)

Múltiples potencias en la placa de circuito impreso obtienen uno o dos tipos de potencia de la placa de potencia utilizando la placa trasera y la potencia se convierte luego en otra potencia requerida por los componentes. La conversión de energía se divide en dos arquitecturas:arquitectura de energía centralizada y arquitectura de energía distribuida. El primero se refiere a la potencia suministrada por una potencia independiente y luego se convierte en todo tipo de potencias requeridas, mientras que el segundo se refiere a la conversión de potencia multigrado. Debido a que la arquitectura de energía centralizada presenta desventajas de alto costo y área de PCB grande, la arquitectura de energía distribuida se aplica en este diseño. La tarjeta criptográfica se refiere a 6 potencias, incluidas 12 V, 3,3 V, 5 V, 2,5 V, 1,2 V y 1,8 V. Este diseño comienza con la participación de 3,3 V y 12 V de potencia en la ranura PCIE y luego la potencia de 3,3 V es capaz de generar 5 V de potencia y 1,8 V de potencia a través del chip de conversión de voltaje, suministrando energía para el complemento y el chip 3. A continuación, la potencia de 12 V es se convierte en energía de 2,5 V para suministrar energía para FPGA y el chip 4. Finalmente, la energía de 2,5 V se convierte en energía de 1,2 V para suministrar energía para FPGA y el chip 2. La arquitectura de energía distribuida de la tarjeta criptográfica se muestra en la Figura 2 a continuación.

• Diseño de orificio pasante

En el proceso de diseño de PCB multicapa con alta densidad, se deben aplicar orificios pasantes, transmitiendo la señal de una capa a otra para proporcionar comunicación eléctrica entre capas. El diseño de la posición de los agujeros pasantes debe implementarse con mucho cuidado. Los orificios pasantes no deben colocarse en la almohadilla y se puede aplicar una línea impresa para la conexión, de lo contrario, se producirán problemas como lápidas y soldadura insuficiente. Soldermask debe recubrirse en la almohadilla de orificio pasante con una distancia establecida en 4 mil y los orificios pasantes no deben colocarse en el centro de la almohadilla para los componentes del chip en el lado de soldadura. La posición de los orificios pasantes se ilustra en la Figura 3 a continuación.

Además, la posición del orificio pasante no debe estar demasiado cerca de Goldfinger, cuyo lado de conexión debe contener un chaflán. Para conectar placas de circuito en la ranura PCIE, se puede diseñar un chaflán de (1~1,5)x45° en dos bordes laterales de la placa enchufable.

• Enrutamiento de señal de alta velocidad

En el proceso de enrutamiento, la distribución debe ajustarse razonablemente para que las líneas de conexión sean mínimas y así poder reducir la diafonía. En el proceso de enrutamiento de señales digitales de alta velocidad, la capa de señal cercana al enrutamiento de múltiples capas de potencia debe estar lejos de la superficie de referencia de potencia para evitar la generación de una ruta de retorno por la corriente de la señal.

Dado que la frecuencia de la señal del reloj del circuito de alta velocidad es relativamente alta, la fluctuación, la deriva y la deformación influyen en gran medida en el sistema, por lo que el diseño de PCB de alta velocidad requiere una interferencia de onda de señal pequeña. Por lo tanto, primero se debe considerar el problema de la distribución y el enrutamiento del reloj. El enrutamiento debe implementarse en señales de reloj de alta velocidad y el enrutamiento de las líneas de señal de reloj principal debe ser lo más corto posible, recto y libre de orificios pasantes y partes de potencia para evitar la diafonía entre el reloj y la potencia. Cuando se aplican varios relojes con diferentes frecuencias en la misma PCB, no se deben mantener paralelas dos líneas de reloj con diferentes frecuencias. Sin embargo, para múltiples componentes que usan señales de reloj con la misma frecuencia, la red se puede distribuir por tipo de araña, tipo de árbol y tipo de rama.

En la tarjeta criptográfica de alta velocidad, la FPGA obtiene un reloj de 66,66 MHz a través del oscilador de cristal de la PCB. Después de hacer un bucle con bloqueos intrínsecos dentro de FPGA, se genera un reloj básico de 200 MHz como interfaz para que el chip 2 y el chip 3 operen el reloj. Luego, se proporciona un reloj de 100 MHz después del circuito divisor de frecuencia intrínseco como NiosII softcore y el reloj de trabajo del circuito de hardware dentro de FPGA. La frecuencia dividida de 16 MHz es el reloj de trabajo para el chip 2 y el chip 3, mientras que la frecuencia dividida de 20 MHz es el reloj de trabajo para el chip 1 y el chip 4. La distribución del reloj se muestra en la Figura 4 a continuación.

La transmisión de señal de alta velocidad entre la ranura PCIE y la PC se implementa mediante una tarjeta criptográfica de alta velocidad en forma de enrutamiento de pares diferenciales para evitar problemas relacionados con la integridad de la señal. En términos generales, los cables de conexión a tierra no se colocan entre las señales de pares diferenciales; de lo contrario, se destruirá el efecto de acoplamiento entre las señales de pares diferenciales. Después del enrutamiento de las señales de pares diferenciales, el cobre se coloca alrededor de las señales de alta velocidad de la PCB y el espacio libre se llena por completo con cables de conexión a tierra para aumentar la capacidad EMI del circuito. La clave del enrutamiento de PCB es mantener la simetría de los pares diferenciales. Si la longitud de los pares diferenciales no es compatible, la precisión de la lectura y escritura de datos se verá afectada con la disminución de la velocidad de transmisión de datos. Para garantizar la validez del sistema de lectura de datos dentro del mismo período, la diferencia de retardo entre las señales diferenciales debe mantenerse dentro de una categoría permitida y la longitud de enrutamiento debe ser estrictamente la misma. Por lo tanto, se puede aplicar el enrutamiento en forma de serpiente para resolver este problema ajustando el tiempo de retardo. En este diseño, la comunicación se implementa por PC a través de PCIE y una tarjeta criptográfica y la transmisión y recepción de señales de alta velocidad se implementan mediante señales de pares diferenciales con la longitud del enrutamiento de PCB controlado dentro de 25 mil. El diagrama correspondiente de longitud de enrutamiento en forma de serpiente se ilustra en la Figura 5.

Recursos útiles
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