Verilog Hola Mundo
Siempre es mejor comenzar usando un ejemplo muy simple, y ninguno sirve mejor para el propósito que no sea "¡Hola mundo!".
// Single line comments start with double forward slash "//"
// Verilog code is always written inside modules, and each module represents a digital block with some functionality
module tb;
// Initial block is another construct typically used to initialize signal nets and variables for simulation
initial
// Verilog supports displaying signal values to the screen so that designers can debug whats wrong with their circuit
// For our purposes, we'll simply display "Hello World"
$display ("Hello World !");
endmodule
Un module llamado tb sin puertos de entrada y salida actúa como el módulo superior para la simulación. El initial El bloque inicia y ejecuta la primera instrucción en el tiempo 0 unidades. $display es una tarea del sistema Verilog que se usa para mostrar una cadena formateada en la consola y no se puede sintetizar en hardware. Se utiliza principalmente para ayudar con el banco de pruebas y la depuración del diseño. En este caso, el mensaje de texto que se muestra en la pantalla es "¡Hola mundo!".
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
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