Amplificador JFET de Compuerta Común: Diseño, Operación y Aplicaciones

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¿Qué es un Amplificador JFET de Compuerta Común?

La configuración de compuerta común (CG) es una de las tres topologías clásicas de JFET (fuente común, drenaje común, compuerta común). En la etapa CG, la compuerta es el terminal común, la fuente es la entrada y el drenaje es la salida. Esta disposición proporciona baja impedancia de entrada, alta impedancia de salida y una ganancia de voltaje negativa que puede alcanzar 10–20× para JFETs discretos típicos.

Cómo Funciona

Un cambio de voltaje en la fuente modula el voltaje compuerta-fuente (V_GS). La corriente de drenaje del JFET, I_D, sigue la ecuación I_D = I_DS (1 – V_GS/V_P)². Como el drenaje está a un potencial mayor que la fuente, el voltaje de salida en el drenaje es el producto de I_D y la resistencia de drenaje (R_D), dando una ganancia de voltaje negativa de aproximadamente –R_D/(R_S + r_o).

Esquema de Sesgo Típico

La compuerta a menudo se conecta a tierra a través de una resistencia de alto valor o una red de sesgo para mantener V_GS ≈ 0 V. Una resistencia de fuente (R_S) establece el punto de sesgo y proporciona realimentación negativa, mejorando la linealidad. Un pequeño sesgo DC (p. ej., 0,2 V) puede aplicarse a la compuerta mediante un divisor de voltaje si se desea un V_GS ligeramente negativo para mayor ganancia.

Ventajas y Casos de Uso

• Baja impedancia de entrada (<1 kΩ), ideal para impulsar frentes RF de alta impedancia.
• Alta impedancia de salida, útil para conversión voltaje-corriente.
• Excelente respuesta en frecuencia —etapas de compuerta común pueden superar 100 MHz con diseño adecuado.
• Excelente rendimiento de ruido cuando la resistencia de fuente se elige para adaptar la impedancia de la fuente de entrada.

Diseño de Ejemplo

Componentes: JFET 2N5457, V_D = 12 V, R_D = 10 kΩ, R_S = 1 kΩ.

Punto de sesgo: V_GS ≈ –0,2 V, I_D ≈ 2 mA. Ganancia de voltaje ≈ –10. Ancho de banda > 10 MHz con carga de 10 pF.

Consejos de Diseño

1. Seleccione un JFET con voltaje de pellizco (V_P) y transconductancia (g_m) adecuados para la frecuencia objetivo.
2. Minimice capacitancias parásitas usando diseño de patas cortas y material PCB de baja capacitancia.
3. Use un disipador de calor o pad térmico adecuado si opera cerca de la corriente de drenaje máxima del JFET.
4. Verifique la linealidad comprobando el punto de intercepción de tercer orden (IP3) en una prueba de dos tonos.

Recursos Adicionales

Para un ejercicio de diseño práctico, descargue la Hoja de Trabajo Amplificadores JFET y trabaje los cálculos de sesgo, predicción de ganancia y simulación.