Clave de innovación de materiales para 7nm y más allá

A medida que nuestro equipo de investigación de semiconductores en Albany, NY continúa escalando la tecnología CMOS hacia nodos futuros (a 10 nm, 7 nm y más), la resistencia del canal del transistor que determina el flujo de corriente y cómo nos conectamos a él continúa desempeñando un papel cada vez más importante en el rendimiento general de un chip. Por lo tanto, para garantizar la competitividad del rendimiento de una tecnología de semiconductores futura dada, la innovación del material del canal para reducir la resistencia del canal del transistor es un área crítica de estudio. Es por eso que estamos explorando el germanio de silicio (SiGe), elementos necesarios para lograr los beneficios de rendimiento energético descritos en el anuncio del chip de 7 nm del año pasado.

Si simétrico Perfiles FinFET (a) y SiGe FinFET (b) a 10 nm fabricados por IBM Research en el Complejo NanoTech de SUNY Polytechnic en Albany, NY. Esto ilustra que SiGe Fin puede proporcionar propiedades eléctricas superiores que Si Fin.

Los chips basados ​​en FinFET * de nodo de 14 nm de hoy en día utilizan canales solo de silicio (el silicio no es estable más allá de esta escala). La tecnología FinFET basada en SiGe, alternativamente, ha demostrado una mejora del rendimiento con las reglas básicas de la tecnología de 10 nm (estándares de la industria), proporcionando soluciones elegantes hacia una opción de tecnología CMOS viable. Una de esas elegantes soluciones SiGe FinFET es su capacidad para dispositivos de bajo consumo y alto rendimiento en el mismo chip, sin perder rendimiento o variabilidad en un tipo de dispositivo sobre el otro.

La tecnología SiGe FinFET también proporciona una confiabilidad eléctrica superior en comparación con Si FinFET. Y esto conduce a una estabilidad de rendimiento a nivel de chip mejorada que Si FinFET durante la vida útil del chip. Esto significa que el flujo de integración de procesos idéntico es adecuado para diseños de supercomputadoras y diseños móviles.

SiGe amplía los límites del escalado de chips al cambiar la forma en que la corriente pasa a través del canal de un transistor. Resulta que al agregar átomos de germanio más grandes a un cristal hecho de átomos de silicio más pequeños, el cristal desarrolla un desajuste de red, lo que genera tensión en el canal del transistor. Esta deformación hace posible mover más corriente a través del canal a voltajes más bajos. Entonces, al usar SiGe como material de canal, podemos trazar una hoja de ruta hacia dimensiones más pequeñas mientras mantenemos un equilibrio entre potencia y rendimiento.

SiGe para los nodos del futuro:solución de los desafíos de producir chips de 10 nm y 7 nm

La retención de tensión a lo largo de todo el flujo de integración, junto con el control de defectos, son dos de los principales desafíos técnicos para producir SiGe FinFET en un nodo de 10 nm e inferior. Los canales de transistores podrían perder tensión durante los procesos de recocido térmico que activan los dopantes y estabilizan la integridad del transistor; o durante los procesos de receso de fuente / drenaje que forman la unión uniforme desde la parte superior de la aleta hasta la parte inferior de la aleta; o incluso el patrón de aletas en diseños específicos que requieren aletas de corta longitud .

El control de defectos también es fundamental en la producción en masa de una tecnología CMOS. Con el desajuste de celosía entre un canal de SiGe y su sustrato de oblea de silicio, es un desafío mantener el nivel de defectos de fabricación requerido en toda la oblea. Pero con nuestra gestión avanzada del crecimiento epitaxial (cristal), la innovadora integración del proceso del módulo Fin y la ingeniería de origen / drenaje, desarrollamos soluciones para garantizar la deformación en el canal a lo largo de todo el flujo de integración, manteniendo al mismo tiempo una baja defectividad en nuestras pruebas de 10 nm y 7 nm. nodos.

Con este completo estudio de viabilidad de la tecnología SiGe FinFET con las reglas básicas de la tecnología de 10 nm, ahora estamos trabajando con diseñadores de chips y fabricantes de chips para producir en masa la tecnología SiGe FinFET. Anticipo que nuestra tecnología SiGe FinFET reemplazará el silicio FinFET en la próxima generación de nodos de tecnología CMOS para usos informáticos, desde supercomputadoras hasta dispositivos móviles. También podrían usarse en aplicaciones "más que Moore" en la nube y la computación cognitiva, donde el bajo suministro de energía y el bajo consumo de energía son muy deseables, como las aplicaciones en la nube y la computación cognitiva.

Más lecturas

Secciones transversales de apilamiento de aletas y compuertas para un ancho de aleta de 87 nm (a) a 3 nm (g) para un mayor contenido de Ge para SiGe Fin.

En el simposio IEEE de este año sobre tecnología VLSI (integración a muy gran escala), nuestros equipos presentaron una serie de innovaciones novedosas en dispositivos, materiales e integración centradas en el uso de SiGe con reglas básicas de 10 nm, y también como un camino a seguir para resolver la escala. y desafíos de rendimiento del nodo de prueba de 7 nm que fabricamos el año pasado.

Nuestras presentaciones cubrieron características técnicas críticas e innovación de procesos fundamentales para el control de defectos; innovaciones en la pila de puertas y la capa interfacial adecuada para SiGe FIN; así como técnicas de contacto avanzadas en la plataforma SiGe FinFET, informadas en el artículo de investigación T2.2 en la conferencia VLSI. El artículo de investigación T4.3 presentó el proceso inventivo de eliminación selectiva de óxido de germanio para construir una capa interfacial robusta para el canal SiGe.

Movilidad clara beneficio de SiGe Fin sobre Si Fin, lo que lleva a una ganancia de rendimiento a nivel de chip.

Nuestra investigación dirigida por el Dr. Pouya Hashemi que se centra en la extensibilidad de la tecnología SiGe FinFET para futuros nodos de mayor rendimiento también se presentó en VLSI. En el artículo de investigación T9.3, informamos sobre la viabilidad de lograr un mayor rendimiento con un mayor contenido de Ge y un ancho de aleta más pequeño y una mayor escala de la pila de compuertas. Los participantes del Simposio VLSI pueden encontrar estos documentos técnicos en el sitio web de VLSI. También puede unirse a su Grupo de Linkedin para obtener más información.

T2.2: Tecnología FINFET con canal SiGe de alta movilidad para 10 nm y más

T4.3: GeO selectivo _x -Recuperación de la capa interfacial en Si _1-x Ge _x Canal para Si / Si de alta movilidad _1-x Ge _x Aplicación CMOS

T9.3: FinFET de reemplazo de alto contenido de K / puerta de metal con alto contenido de Ge y SiGe deformado con alta movilidad del orificio y excelente acero inoxidable y confiabilidad en EOT agresivo ~ 7Å y dimensiones escaladas hasta anchos de aleta de menos de 4 nm

T7.2: Contactos de silicona de revestimiento de Ti y NiPt / Ti para tecnologías avanzadas

Esquema de el proceso de captación selectiva de GeOx de la invención (a) y la capa interfacial libre de GeOx (b) con canal SiGe.

* -FinFET se refiere a una arquitectura de transistor que eleva el canal del transistor para que parezca aletas)

Dechao Guo es miembro del personal de investigación, inventor maestro y gerente de Diseño e Integración de Dispositivos Avanzados en IBM Research.