FinFETs de Silicio-Germanio: Pioneeros canales de baja resistencia para 7nm y más allá

En IBM Research en Albany, NY, nuestro equipo de semiconductores está empujando la tecnología CMOS hacia 10 nm, 7 nm y nodos futuros. A medida que las dimensiones del dispositivo se encogen, la resistencia del canal del transistor se vuelve factor decisivo en el rendimiento del chip. Innovar el material del canal para reducir esa resistencia es esencial para mantener 7 nm y más allá competitivos. Nuestro foco es silicio-germanio (SiGe), el material clave que permitió las ganancias de rendimiento-energía destacadas en el lanzamiento de 7 nm del año pasado.

Los chips FinFET de 14 nm actuales usan canales solo de silicio —la estabilidad del silicio limita más allá de esta escala. En contraste, los FinFETs basados en SiGe han entregado ganancias de rendimiento probadas bajo estándares de industria de 10 nm, ofreciendo un camino práctico a una tecnología CMOS escalable. Una ventaja es la capacidad de integrar tanto dispositivos de bajo consumo como de alto rendimiento en un solo die sin comprometer ninguno.

Los FinFETs SiGe también demuestran fiabilidad eléctrica mejorada, traduciéndose en rendimiento de chip más estable durante su vida. Consecuentemente, el mismo flujo de proceso sirve tanto a supercomputadores de alto rendimiento como a dispositivos móviles con restricción de energía.

Al introducir átomos de germanio más grandes en una red de silicio, el SiGe crea un desajuste de red deliberado que genera tensión en el canal del transistor. Esta tensión aumenta la movilidad de portadores, permitiendo más corriente a voltajes menores. Así, el SiGe permite una hoja de ruta escalable a dimensiones menores mientras preserva el equilibrio potencia-rendimiento.

SiGe para nodos venideros: Resolviendo desafíos de producción de chips 10nm y 7nm

Mantener la tensión a lo largo de todo el flujo de integración y controlar densidad de defectos son los dos obstáculos técnicos primarios para FinFETs SiGe a 10 nm y por debajo. La tensión puede perderse durante recocidos térmicos que activan dopantes, durante pasos de receso source/drain que forman la unión uniforme, o durante patrón de aleta en diseños que requieren aletas ultra-cortas.

El control de defectos es igualmente crítico para producción en masa. El desajuste de red entre un canal SiGe y su sustrato de silicio dificulta mantener niveles de defectos dentro de límites fabricables a lo largo de un wafer completo. Mediante crecimiento epitaxial avanzado, integración innovadora de módulo de aleta e ingeniería refinada de source/drain, hemos logrado retención de tensión y baja defectividad en nuestros nodos de prueba de 10 nm y 7 nm.

Basándonos en este estudio de factibilidad, colaboramos con diseñadores de chips y fundiciones para llevar FinFETs SiGe a producción en volumen. Anticipamos que el SiGe reemplazará FinFETs de silicio en nodos CMOS de próxima generación, alimentando todo desde supercomputadores a dispositivos móviles. La tecnología también promete para aplicaciones "more-than-Moore" —nube, computación cognitiva y otros escenarios de bajo consumo— donde el uso eficiente de energía es primordial.

Lecturas adicionales

En el simposio IEEE VLSI de este año, nuestros equipos mostraron una suite de avances en dispositivo, material e integración que aprovechan SiGe bajo reglas de 10 nm y trazan un camino al nodo de 7 nm que fabricamos el año pasado. Aspectos destacados incluyeron control de defectividad, innovaciones en pila de compuerta y capa interfacial adaptadas para Fin SiGe, y técnicas de contacto avanzadas —todo detallado en nuestros artículos VLSI.

• T2.2: "FINFET Technology Featuring High Mobility SiGe Channel for 10 nm and Beyond"
• T4.3: "Selective GeO_x-Scavenging from Interfacial Layer on Si_1‑xGe_x Channel for High Mobility Si/Si_1‑xGe_x CMOS Application"
• T9.3: "Replacement High‑K/Metal‑Gate High‑Ge‑Content Strained SiGe FinFETs with High Hole Mobility and Excellent SS and Reliability at Aggressive EOT ~7Å and Scaled Dimensions Down to Sub‑4 nm Fin Widths"
• T7.2: "Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies"

*—FinFET se refiere a una arquitectura de transistor que eleva el canal en estructuras tipo aleta.

Dechao Guo es miembro del personal de investigación, master inventor y gerente de Diseño e Integración Avanzada de Dispositivos en IBM Research.