IBM presenta siete avances para chips más allá de 7nm en SPIE

Cuando IBM reveló por primera vez chips de prueba funcionales de 7 nm en 2015 en asociación con GLOBALFOUNDRIES y Samsung, anticipamos preparación de fabricación rápida dentro de un año. Hoy, la industria de semiconductores se acelera, y IBM traza el camino a la próxima generación de nodos más allá de 7 nm.

En la conferencia de Litografía Avanzada de la Sociedad Internacional de Óptica y Fotónica (SPIE) de este año, IBM presentó siete artículos que iluminan los avances tecnológicos impulsando la transición más allá del nodo 7 nm, todos centrados en litografía de Ultravioleta Extremo (EUV).

Lograr dimensiones de transistores sub-nanométricas e interconexiones a escala atómica demanda técnicas de patroneo que sean tanto de alta resolución como eficientes en proceso. EUV ofrece solución de exposición única que supera límites de resolución de métodos de litografía anteriores. Las siete presentaciones en SPIE destacan desarrollos críticos en diseño de máscara EUV, química de resist e integración de proceso —piedras angulares para nodos 7 nm y futuros fiables.

Optimización de intención de diseño para nodos Beyond‑7 nm

Michael Crouse, Nicole Saulnier y Derren Dunn demuestran que ajustes modestos a geometría de cableado pueden mejorar dramáticamente la imprimibilidad EUV. La Figura 1 muestra cómo formas de máscara optimizadas permiten líneas continuas e ininterrumpidas en dimensiones por debajo del umbral 7 nm, reduciendo variabilidad eléctrica y mejorando rendimiento.

Explorando nuevas pilas de máscara EUV

Las simulaciones de Martin Burkhardt cubren toda la tabla periódica para identificar materiales de máscara que puedan entregar mayor contraste sin requerir cambios a óptica EUV. Fabricar máscaras de estas aleaciones avanzadas podría permitir escalado sin fisuras más allá de 7 nm manteniendo infraestructura EUV actual.

Cuantificando rugosidad de borde de línea y ancho de línea

Ravi Bonam presenta una metodología integral para medir y minimizar rugosidad en líneas impresas EUV. Su trabajo identifica condiciones de proceso que producen las características más suaves, mejorando directamente fabricabilidad y rendimiento de chip.

Mejorando interfaces resist-hardmask

Dario Goldfarb investiga la química entre resists EUV y hardmasks inorgánicos. Adaptando interacciones de superficie —ilustrado en Figura 2— logró el primer patroneo fiable de resists en hardmasks de silicio, paso crítico para transferir patrones EUV al sustrato.

Capas de adhesión de pincel polimérico

Indira Seshadri muestra que un fino pincel polimérico puede servir como promotor de adhesión entre características impresas EUV y el sustrato. Este enfoque preserva fidelidad de diseño durante grabado, asegurando alto rendimiento en los tamaños de característica más pequeños.

Reduciendo densidad de defectos en películas compuestas EUV

Luciana Meli presenta un flujo de trabajo sistemático de inspección de defectos que identifica mejoras de material y proceso necesarias para la baja defectividad requerida en 7 nm y más allá.

Patroneo de exposición única para características Sub‑30 nm

Anuja De Silva demuestra patroneo EUV de exposición única de circuitos de cableado a 30 nm y menores —dimensiones que empujan más allá del nodo 7 nm. La Figura 3 ilustra el salto desde las primeras capacidades de 7 nm a la próxima generación, destacando tanto progreso como desafíos restantes.

Un chip de 7 nm empaqueta 20 mil millones de transistores en un área del tamaño de una uña, permitiendo rendimiento sin precedentes en analítica de datos, computación cognitiva y la próxima ola de aplicaciones móviles. La investigación presentada en SPIE impulsa la industria hacia procesos EUV de exposición única robustos y allana el camino para escalado continuo y ganancias de rendimiento.

Presentaciones adicionales de IBM en SPIE 2017

• Design intent optimization at the beyond 7 nm node: The intersection of DTCO and EUVL stochastic mitigation techniques – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigation of alternate mask stacks in EUV lithography – Martin Burkhardt
• Decomposition of the TCC using non‑coherent kernels for faster calculation of lithographic images – Alan Rosenbluth
• Development of Ti‑containing hardmasks through PEALD deposition – Anuja De Silva
• DSA patterning options for logics and memory applications – Charlie Liu
• Electrical study of DSA shrink process and CD rectification effect at sub‑60 nm using EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew‑Seng Koay
• Topcoat‑free Strategies for Orientation Control of All‑organic High‑χ Block Copolymers – Dan Sanders
• Identification and reliability sensitivity analysis of a correlated ground rule system (design arc) – Eric Eastman
• Advanced fast 3D DSA model development and calibration for design technology co‑optimization – Kafai Lai
• Unexpected Impacts of RIE Gases onto Lithographic Films – Martin Glodde
• Electrical Test Prediction using Hybrid Metrology and Machine Learning – Mary Breton
• Reducing LER in Si and SiN Through RIE Optimization for Photonic Waveguide Applications – Nathan Marchack
• Directed Self‑Assembly Patterning Strategies for Phase Change Memory Applications – R. Bruce
• Materials characterization for process integration of multi‑channel gate all‑around (GAA) devices – Raja Muthinti
• Comprehensive analysis of line‑edge and line‑width roughness for EUV lithography – Ravi Bonam