Determinismo de fase en encendido: sincronización multi‑chip en plataformas ADC/DAC de alta velocidad

Introducción

La integración de múltiples bloques de procesamiento digital de señal, DACs y ADCs de banda ancha en un solo chip monolítico permite descargar recursos FPGA hambrientos de potencia. Esto resulta en plataformas más pequeñas, de menor consumo, que soportan mayores conteos de canales y tasas de muestreo que nunca. Crucialmente, estos ICs avanzados incorporan algoritmos de sincronización multi‑chip (MCS) que proporcionan una fase determinista en todos los canales al encender, eliminando la necesidad de calibración compleja a nivel de sistema para alinear redes de frontal.

Diagrama de bloques de sistema de alto nivel

El sistema de prueba ilustrado en la Figura 1 comprende cuatro ICs integrados DAC/ADC/DSP, cada uno conteniendo cuatro DACs de 12 GSPS, cuatro ADCs de 4 GSPS, y 12 convertidores digitales ascendentes (DUCs) y 12 descendentes (DDCs). El array completo es impulsado por una única referencia de reloj de 500 MHz, distribuida a cuatro sintetizadores PLL que generan el reloj de 12 GHz requerido por cada IC digitalizador. Un frontal RF se adjunta a cada entrada y salida, proporcionando filtrado y amplificación para conectores RF de lanzamiento lateral. Todas las señales se alimentan de una única fuente de 12 V, con rutas de transmisión en la capa inferior de la placa y recepción en la superior para maximizar aislamiento canal‑a‑canal.

Estructura del árbol de reloj de sub‑array

El árbol de reloj se construye alrededor de una única referencia de 500 MHz que alimenta cuatro sintetizadores PLL y un buffer bloqueado a referencia que genera las señales de referencia de sistema (SYSREFs) y relojes del procesador de banda base (BBP). Esta arquitectura ofrece tres beneficios clave:

• Retrasos SYSREF individuales por canal corrigen desajustes de longitud de traza entre ICs.
• Ajuste de fase por PLL sincroniza todos los relojes de digitalizadores y compensa gradientes térmicos.
• Retrasos SYSREF definidos por usuario satisfacen requisitos de setup‑and‑hold de cada digitalizador.

Los taps de retardo fino analógico del IC buffer permiten que el pulso SYSREF llegue a todos los ICs dentro del mismo ciclo de reloj de muestreo, proporcionando una referencia de fase única que puede corregirse en software o hardware.

Interfaz digital con procesador de banda base

Cada digitalizador establece un enlace JESD204B o JESD204C con el BBP. Los parámetros del enlace —número de carriles (L), resolución del convertidor (N'), y convertidores virtuales (M)— determinan el ancho de banda de datos. En este estudio, los enlaces DAC usan M = 16, N' = 16, L = 4, mientras que los enlaces ADC usan M = 8, N' = 16, L = 2. Con una tasa de datos I/Q de 250 MSPS, la tasa de carril es 16.5 Gbps tanto para ADC como DAC, calculada como sigue:

y para JESD204B:

Los enlaces operan en JESD204C Subclase 1, que usa SYSREF para alinear el contador local extendido multi‑bloque (LEMC). El LEMC corre a 7.8125 MSPS (F = 8 octetos por trama, K = 32 tramas por multi‑trama). Fase determinista en frecuencias RF arbitrarias requiere que la tasa LEMC permanezca constante incluso al cambiar la temperatura del sistema.

Método de sincronización multi‑chip (MCS)

Los ICs integrados ADC/DAC proveen circuitos MCS que garantizan fase determinista en todos los canales RF de transmisión y recepción, incluso cuando los bloques DSP DUC/DDC están activos. Durante calibración de fábrica, una tabla de búsqueda (LUT) se popula para que cada encendido logre la misma alineación de fase, independientemente de frecuencia RF, deriva térmica o reinicio de sistema.

La Figura 2 ilustra el flujo de trabajo MCS de dos pasos:

El algoritmo se divide en:

• Sincronización one‑shot — alinea los carriles de datos JESD de todos los digitalizadores sincronizando fronteras SYSREF y LEMC.
• Sincronización maestro‑esclavo NCO — alinea todos los NCOs internos ruteando un trigger basado en GPIO a través del BBP.

Durante la sincronización one‑shot, el usuario define parámetros JESD y configura promediado SYSREF opcional. El sistema emite entonces un pulso SYSREF simultáneo a todos los ICs. El registro de fase SYSREF‑LEMC resultante se sondea; un valor cero confirma alineación. Luego, la sincronización maestro‑esclavo asigna un IC como maestro; su salida GPIO0 conduce las entradas GPIO0 de los ICs restantes. Disparar en flanco ascendente del LEMC reinicia los NCOs de cada esclavo, bloqueándolos a la fase del maestro.

Tras ambos pasos, los DDCs de recepción y DUCs de transmisión exhiben offsets de fase repetibles en 100 ciclos de encendido, incluso bajo gradiente térmico estático. La Figura 4 muestra los offsets de fase calibrados fuertemente agrupados para cada canal, confirmando comportamiento determinista para los ocho DDCs y ocho DUCs.

Cuando el algoritmo MCS se ejecuta al arranque, fase determinista se establece mientras los sintetizadores PLL mantengan su relación de fase con las señales SYSREF. Para contrarrestar cambios de fase PLL inducidos por deriva térmica, la plataforma incorpora ajustes de fase de sintetizador PLL que preservan la alineación.

En la próxima entrega, exploraremos ajustes de fase PLL en detalle, examinaremos escalabilidad a múltiples sub‑arrays y presentaremos algoritmos de calibración a nivel de sistema que se basan en esta fundación determinista.

Referencias

1. Del Jones, “JESD204C Primer: What’s New and in It for You—Part 1.” Analog Dialogue, vol. 53, no. 2, June 2019.

2. Del Jones, “JESD204C Primer: What’s New and in It for You—Part 2.” Analog Dialogue, vol. 53, no. 3, July 2019.