Shift Registers:Conversión de entrada en paralelo, salida en serie (PISO)

Los registros de desplazamiento de entrada / salida en serie en paralelo hacen todo lo que hacen los registros de desplazamiento de entrada / salida en serie anteriores más datos de entrada a todas las etapas simultáneamente.

El registro de desplazamiento de entrada / salida en paralelo almacena datos, los desplaza reloj por reloj y los retrasa el número de etapas multiplicado por el período del reloj.

Además, la entrada / salida en paralelo realmente significa que podemos cargar datos en paralelo en todas las etapas antes de que comience cualquier cambio.

Esta es una forma de convertir datos de un paralelo formato a una serie formato. Por formato paralelo queremos decir que los bits de datos están presentes simultáneamente en cables individuales, uno para cada bit de datos como se muestra a continuación.

Por formato en serie queremos decir que los bits de datos se presentan secuencialmente en el tiempo en un solo cable o circuito como en el caso de la "salida de datos" en el diagrama de bloques a continuación.

A continuación, echamos un vistazo de cerca a los detalles internos de un registro de desplazamiento de entrada / salida en paralelo de 3 etapas.

Una etapa consta de un tipo D Flip-Flop para almacenamiento y un selector AND-OR para determinar si los datos se cargarán en paralelo o desplazarán los datos almacenados hacia la derecha.

En general, estos elementos se replicarán para el número de etapas requeridas. Mostramos tres etapas debido a limitaciones de espacio.

Cuatro, ocho o dieciséis bits es normal para piezas reales.

Arriba mostramos la ruta de carga paralela cuando SHIFT / LD 'es lógicamente bajo. Las puertas NAND superiores que sirven a D _A D _B D _C están habilitados, pasando datos a las entradas D de tipo D Chanclas Q _A Q _B D _C respectivamente.

En el siguiente flanco de reloj que va positivo, los datos se sincronizarán de D a Q de los tres FF. Se cargarán tres bits de datos en Q _A Q _B D _C al mismo tiempo.

El tipo de carga paralela que se acaba de describir, donde los datos se cargan en un pulso de reloj se conoce como carga síncrona porque la carga de datos está sincronizada con el reloj.

Esto debe diferenciarse de la carga asincrónica donde la carga está controlada por los pines claros y preestablecidos de las Flip-Flops que no requieren el reloj.

Solo uno de estos métodos de carga se usa dentro de un dispositivo individual, la carga síncrona es más común en los dispositivos más nuevos.

La ruta de cambio se muestra arriba cuando SHIFT / LD 'es lógicamente alto. Las puertas AND inferiores de los pares que alimentan la puerta OR están habilitadas dándonos una conexión de registro de desplazamiento de SI a D _A , Q _A a D _B , Q _B a D _C , Q _C a SO. Los pulsos de reloj harán que los datos se desplacen a la derecha a SO en pulsos sucesivos.

Las formas de onda siguientes muestran tanto la carga en paralelo de tres bits de datos como el desplazamiento en serie de estos datos. Datos paralelos en D _A D _B D _C se convierte en datos en serie en SO.

Lo que describimos anteriormente con palabras para carga y desplazamiento en paralelo ahora se establece como formas de onda arriba.

Como ejemplo presentamos 101 a las entradas paralelas D _AA D _BB D _CC . A continuación, SHIFT / LD 'baja, lo que permite la carga de datos en lugar de la transferencia de datos.

Debe ser bajo un poco antes y después del pulso del reloj debido a los requisitos de configuración y retención. Es considerablemente más ancho de lo necesario.

Sin embargo, con la lógica síncrona es conveniente ampliarlo. Podríamos haber hecho el SHIFT / LD 'bajo activo con casi dos relojes de ancho, casi un reloj antes de t ₁ y de regreso en lo alto justo antes de t ₃ .

El factor importante es que debe ser bajo las 24 horas del día t ₁ para permitir la carga paralela de los datos por el reloj.

Tenga en cuenta que en t ₁ los datos 101 en D _A D _B D _C se registra de D a Q de los Flip-Flops como se muestra en Q _A Q _B Q _C en el momento t ₁ .

Esta es la carga paralela de los datos sincronizados con el reloj.

Ahora que los datos están cargados, podemos cambiarlos siempre que SHIFT / LD 'sea alto para permitir el cambio, que es antes de t ₂ .

En t ₂ los datos 0 en Q _C se desplaza fuera de SO, que es lo mismo que Q _C forma de onda. Se cambia a otro circuito integrado o se pierde si no hay nada conectado a SO.

Los datos en Q _B , un 0 se cambia a Q _C . El 1 en Q _A se cambia a Q _B . Con "datos en" un 0 , Q _A se convierte en 0 . Después de t ₂ , Q _A Q _B Q _C = 010 .

Después de t ₃ , Q _A Q _B Q _C = 001 . Este 1 , que estuvo presente originalmente en Q _A después de t ₁ , está ahora presente en SO y Q _C .

El último bit de datos se traslada a un circuito integrado externo, si existe. Después de t ₄ todos los datos de la carga paralela se han ido.

En el reloj t ₅ mostramos el desplazamiento de un dato 1 presente en el SI, entrada serial.

P:¿Por qué proporcionar pines SI y SO en un registro de desplazamiento?
R:Estas conexiones nos permiten conectar etapas de registro de desplazamiento en cascada para proporcionar cambiadores más grandes que los disponibles en un solo paquete IC (circuito integrado). También permiten conexiones en serie hacia y desde otros circuitos integrados como microprocesadores.

Echemos un vistazo más de cerca a los registros de desplazamiento de entrada / salida en paralelo disponibles como circuitos integrados, cortesía de Texas Instruments.

Para obtener las hojas de datos completas del dispositivo, siga estos enlaces.

Dispositivos de entrada / salida en paralelo

• SN74ALS166 Registro de desplazamiento de 8 bits de entrada en paralelo / salida en serie, carga síncrona
• SN74ALS165 registro de desplazamiento de 8 bits de entrada en paralelo / salida en serie, carga asíncrona
• CD4014B registro de desplazamiento de 8 bits de entrada / salida en paralelo, carga síncrona
• SN74LS647 Registro de desplazamiento de 16 bits de entrada en paralelo / salida en serie, carga síncrona

El SN74ALS166 que se muestra arriba es la coincidencia más cercana de una pieza real a las figuras anteriores del cambiador de entrada / salida en paralelo.

Observemos los cambios menores en nuestra figura anterior. En primer lugar, hay 8 etapas. Solo mostramos tres.

Todas las 8 etapas se muestran en la hoja de datos disponible en el enlace de arriba. El fabricante etiqueta las entradas de datos A, B, C, etc. en H.

El control SHIFT / LOAD se llama SH / LD '. Se abrevia de nuestra terminología anterior, pero funciona igual:carga en paralelo si es baja, cambio si es alta.

La entrada de cambio (entrada de datos en serie) es SER en el ALS166 en lugar de SI. El reloj CLK está controlado por una señal de inhibición, CLKINH.

Si CLKINH es alto, el reloj está inhibido o inhabilitado. De lo contrario, esta "parte real" es la misma que hemos visto en detalle.

Arriba está el símbolo ANSI (Instituto Nacional Estadounidense de Estándares) para el SN74ALS166 como se proporciona en la hoja de datos.

Una vez que sabemos cómo funciona la pieza, conviene ocultar los detalles dentro de un símbolo. Hay muchas formas generales de símbolos.

La ventaja del símbolo ANSI es que las etiquetas proporcionan pistas sobre cómo funciona la pieza.

El bloque grande con muescas en la parte superior del '74ASL166 es la sección de control del símbolo ANSI. Hay un reinicio indicado por R . .

Hay tres señales de control: M1 (Mayús), M2 (Cargar) y C3 / 1 (flecha) (reloj inhibido). El reloj tiene dos funciones.

Primero, C3 para cambiar datos paralelos siempre que aparezca un prefijo de 3. En segundo lugar, siempre que M1 se afirma, como lo indica el 1 de C3 / 1 (flecha) , los datos se desplazan según lo indicado por la flecha hacia la derecha.

La barra (/) es un separador entre estas dos funciones. Las etapas de 8 turnos, como se indica en el título SRG8 , se identifican mediante las entradas externas A, B, C, a H .

El 2, 3D interno indica que los datos, D , está controlado por M2 [Cargar] y C3 reloj. En este caso, podemos concluir que los datos en paralelo se cargan sincrónicamente con el reloj C3 .

La etapa superior en A es un bloque más ancho que los demás para acomodar la entrada SER .

La leyenda 1, 3D implica que SER está controlado por M1 [Mayús] y C3 reloj. Por lo tanto, esperamos registrar datos en SER al cambiar en lugar de la carga paralela.

La puerta básica ANSI / IEEE símbolos rectangulares se proporcionan arriba para comparar con los símbolos de formas más familiares para que podamos descifrar el significado de la simbología asociada con el CLKIN H y CLK pines en el símbolo ANSI SN74ALS166 anterior.

El CLK y CLKINH alimentan a un O puerta en el símbolo SN74ALS166 ANSI. O se indica con => en el símbolo de inserción rectangular.

El triángulo largo en la salida indica un reloj. Si hubiera una burbuja con la flecha, esto habría indicado un cambio en el borde negativo del reloj (de mayor a menor).

Dado que no hay una burbuja con la flecha del reloj, el registro se desplaza en el borde del reloj positivo (transición de baja a alta).

La flecha larga, después de la leyenda C3 / 1 apuntar a la derecha indica desplazamiento a la derecha, que está abajo del símbolo.

Parte de la lógica interna del registro de desplazamiento de carga asíncrono de entrada / salida en paralelo SN74ALS165 se reproduce de la hoja de datos anterior.

Consulte el enlace al principio de esta sección para ver el diagrama completo. No hemos analizado la carga asincrónica de datos hasta este momento.

En primer lugar, la carga se realiza mediante la aplicación de señales adecuadas al Conjunto (predeterminado) y Restablecer (borrar) entradas de los Flip-Flops.

El NAND superior las puertas alimentan al Conjunto pines de los FF y también cae en cascada en el NAND inferior puerta que alimenta el Reset pines de los FF.

El NAND inferior puerta invierte la señal al pasar del Conjunto fijar al Restablecer alfiler.

Primero, SH / LD ’ se debe tirar Bajo para habilitar la NAND superior e inferior puertas.

Si SH / LD ’ estaban en un alto lógico en cambio, el inversor alimenta una lógica baja a todos los NAND puertas forzaría un Alto , liberando el conjunto de "baja activa" y Restablecer pines de todos los FF.

No habría posibilidad de cargar los FF.

Con SH / LD ’ mantenido Bajo , podemos alimentar, por ejemplo, un dato 1 a la entrada paralela A , que se invierte a cero en la NAND superior salida de puerta, configurando FF Q _A a un 1 .

El 0 en el Set el pin se alimenta a la NAND inferior puerta donde se invierte a un 1 , liberando el Restablecer pin de Q _A .

Por tanto, un dato A =1 establece Q _A =1 . Dado que nada de esto requirió el reloj, la carga es asincrónica con respecto al reloj.

Usamos un registro de desplazamiento de carga asincrónico si no podemos esperar a que un reloj cargue datos en paralelo, o si es inconveniente generar un solo pulso de reloj.

La única diferencia al introducir datos 0 a la entrada paralela A es que se invierte a 1 fuera de la puerta superior soltando Set .

Este 1 en Establecer se invierte a 0 en la puerta inferior, tirando de Restablecer a un Bajo , que restablece Q _A =0 .

El símbolo ANSI para el SN74ALS166 anterior tiene dos controles internos C1 [LOAD] y C2 reloj del OR función de ( CLKINH, CLK ).

SRG8 dice la palanca de cambios de 8 etapas. La flecha después de C2 indica cambiar a la derecha o abajo. SER La entrada es una función del reloj, como lo indica la etiqueta interna 2D .

Las entradas de datos en paralelo A, B, C a H son una función de C1 [CARGAR], indicado por la etiqueta interna 1D .

C1 se afirma cuando sh / LD ’=0 debido al inversor de media flecha en la entrada.

Compare esto con el control de las entradas de datos en paralelo por el reloj del ANSI SN75ALS166 sincrónico anterior. Tenga en cuenta las diferencias en las etiquetas de datos ANSI.

En el CD4014B anterior, M1 se afirma cuando LD / SH ’=0 . M2 se afirma cuando LD / SH ’=1 .

Reloj C3 / 1 se utiliza para datos de carga paralela en 2, 3D cuando M2 está activo como lo indica el 2,3 etiquetas de prefijo.

Pines P3 a P7 se entiende que tienen el pequeño 2,3 interno prefijo etiquetas como P2 y P8 . En SER , el 1,3D prefijo implica que M1 y reloj C3 son necesarios para ingresar datos en serie.

El cambio a la derecha tiene lugar cuando M1 activo es como lo indica el 1 en C3 / 1 flecha .

El CD4021B es una pieza similar, excepto por la carga de datos en paralelo asincrónica, como implica la falta de 2 prefijo en la etiqueta de datos 1D para los pines P1, P2 a P8.

Por supuesto, prefijo 2 en la etiqueta 2D en la entrada SER dice que los datos se registran en este pin. El OR El recuadro de la puerta muestra que el reloj está controlado por LD / SH ' .

La etiqueta interna SN74LS674 anterior SRG 16 indica registro de desplazamiento de 16 bits.

El MODO La entrada a la sección de control en la parte superior del símbolo está etiquetada como 1,2 M3 . M3 interno es una función de la entrada MODE y G1 y G2 como lo indica el 1,2 anterior a M3 .

La etiqueta base G indica un Y función de cualquiera de estos G entradas. Ingrese R / W ’ tiene la etiqueta interna G1 / 2 EN .

Esta es una habilitación EN (controlado por G1 Y G2 ) para dispositivos triestado utilizados en otras partes del símbolo.

Observamos que CS ’ encendido (pin 1) es G2 interno . Chip seleccionar CS ’ también es Y ed con la entrada CLK para dar reloj interno C4 .

La burbuja dentro de la flecha del reloj indica que la actividad está en el borde del reloj negativo (transición alta a baja).

La barra (/) es un separador que implica dos funciones para el reloj. Antes de la barra, C4 indica el control de cualquier cosa con un prefijo de 4 .

Después de la barra, el 3 '(flecha) indica cambio. Los 3 ’ de C4 / 3 ’ implica cambiar cuando M3 se anula ( MODE =0 ). La flecha larga indica desplazamiento a la derecha (abajo).

Bajando por debajo de la sección de control a la sección de datos, tenemos entradas externas P0-P15 , alfileres (7-11, 13-23). ​​

El prefijo 3,4 de etiqueta interna 3,4D indica que M3 y el reloj C4 controlar la carga de datos paralelos.

El D son las siglas de Data. Se supone que esta etiqueta se aplica a todas las entradas paralelas, aunque no se escribe explícitamente.

Busque la etiqueta 3 ', 4D a la derecha de P0 (pin7) etapa. El complementado- 3 indica que M3 =MODE =0 entradas (turnos) SER / Q ₁₅ (pin5) a la hora del reloj, ( 4 de 3 ', 4D) correspondiente al reloj C4 .

En otras palabras, con MODE =0 , cambiamos los datos a Q ₀ desde la entrada serial (pin 6). Todas las demás etapas se desplazan hacia la derecha (hacia abajo) a la hora del reloj.

Moviéndose a la parte inferior del símbolo, el triángulo que apunta a la derecha indica un búfer entre Q y el pin de salida.

El triángulo que apunta hacia abajo indica un dispositivo de tres estados. Anteriormente dijimos que el triestado se controla habilitando EN , que en realidad es G1 Y G2 desde la sección de control.

Si R / W =0 , el tri-estado está inhabilitado y podemos cambiar los datos a Q ₀ a través de SER (pin 6), un detalle que omitimos arriba. De hecho, necesitamos MODE =0, R / W ’=0, CS’ =0

La lógica interna del SN74LS674 y una tabla que resume el funcionamiento de las señales de control están disponibles en el enlace de la lista de viñetas, en la parte superior de la sección.

Si R / W "=1 , el estado triple está habilitado, Q ₁₅ desplaza SER / Q ₁₅ (pin 6) y recircula al Q ₀ escenario a través del cable de la derecha a 3 ', 4D .

Supusimos que CS 'era bajo, lo que nos dio el reloj C4 / 3' y G2 a EN capaz el tri-estado.

Aplicaciones prácticas

Una aplicación de un registro de desplazamiento de entrada / salida en paralelo es para leer datos en un microprocesador.

La alarma anterior está controlada por un teclado remoto. La caja de alarma suministra + 5V y tierra al teclado remoto para alimentarlo.

La alarma lee el teclado remoto cada pocas decenas de milisegundos enviando relojes de cambio al teclado que devuelve datos en serie que muestran el estado de las teclas a través de un registro de cambios de entrada / salida en paralelo.

Por lo tanto, leemos nueve interruptores de llave con cuatro cables. ¿Cuántos cables se necesitarían si tuviéramos que ejecutar un circuito para cada una de las nueve teclas?

Una aplicación práctica de un registro de desplazamiento de entrada / salida en paralelo es leer muchos cierres de interruptores en un microprocesador en solo unos pocos pines.

Algunos microprocesadores de gama baja solo tienen pines de 6 E / S (entrada / salida) disponibles en un paquete de 8 pines.

O es posible que hayamos utilizado la mayoría de los pines en un paquete de 84 pines. Es posible que deseemos reducir la cantidad de cables que pasan por una placa de circuito, una máquina, un vehículo o un edificio.

Esto aumentará la confiabilidad de nuestro sistema. Se ha informado que los fabricantes que han reducido la cantidad de cables en un automóvil producen un producto más confiable.

En cualquier caso, solo se requieren tres pines del microprocesador para leer 8 bits de datos de los interruptores en la figura anterior.

Hemos elegido un dispositivo de carga asíncrono, el CD4021B porque es más fácil controlar la carga de datos sin tener que generar un solo reloj de carga en paralelo.

Las entradas de datos en paralelo del registro de desplazamiento se elevan a + 5V con una resistencia en cada entrada.

Si todos los interruptores están abiertos, todos 1 s se cargarán en el registro de desplazamiento cuando el microprocesador mueva el LD / SH línea de menor a mayor, luego de regreso a bajo en previsión del cambio.

Cualquier cierre de interruptor aplicará la lógica 0 sa las correspondientes entradas paralelas. El patrón de datos en P1-P7 será cargado en paralelo por el LD / SH '=1 generado por el software del microprocesador.

El microprocesador genera pulsos de cambio y lee un bit de datos para cada uno de los 8 bits.

Este proceso puede realizarse totalmente con software, o los microprocesadores más grandes pueden tener una o más interfaces seriales para hacer la tarea más rápidamente con hardware.

Con LD / SH "=0 , el microprocesador genera un 0 a 1 transición en la línea de reloj de turno , luego lee un bit de datos en los datos en serie en línea. Esto se repite para todos los 8 bits.

El SER La línea del registro de desplazamiento puede ser impulsada por otro circuito CD4021B idéntico si es necesario leer más contactos del interruptor.

En cuyo caso, el microprocesador genera pulsos de 16 turnos. Lo más probable es que sea impulsado por algo más compatible con este formato de datos en serie, por ejemplo, un convertidor de analógico a digital, un sensor de temperatura, un escáner de teclado, una memoria de solo lectura en serie.

En cuanto a los cierres de interruptores, pueden ser interruptores de límite en el carro de una máquina, un sensor de sobrecalentamiento, un interruptor de lengüeta magnético, un interruptor de puerta o ventana, un interruptor de presión de aire o agua o un interruptor óptico de estado sólido.

HOJAS DE TRABAJO RELACIONADAS:

• Hoja de trabajo de registros de turnos