Mapas de Karnaugh de 5 y 6 variables más grandes

Los mapas de Karnaugh más grandes reducen los diseños lógicos más grandes. ¿Qué tan grande es lo suficientemente grande? Eso depende de la cantidad de entradas, fan-ins , al circuito lógico en consideración. Una de las grandes empresas de lógica programable tiene una respuesta.

Los propios datos de Altera, extraídos de su biblioteca de diseños de clientes, respaldan el valor de la heterogeneidad. Al examinar los conos lógicos, mapearlos en nodos basados ​​en LUT y clasificarlos por la cantidad de entradas que serían mejores en cada nodo, Altera descubrió que la distribución de fan-ins era casi plana entre dos y seis entradas, con un buen pico a las cinco.

La respuesta es no más de seis entradas para la mayoría de los diseños y cinco entradas para el diseño lógico promedio. A continuación se muestra el mapa de Karnaugh de cinco variables.

Mapa K de cinco variables

La versión anterior del mapa K de cinco variables, un mapa de código gris o un mapa de reflexión, se muestra arriba. La parte superior (y lateral para un mapa de 6 variables) del mapa está numerada en código Gray completo. El código Gray se refleja en la mitad del código. Este mapa de estilo se encuentra en textos más antiguos. El estilo preferido más nuevo está a continuación.

Versión superpuesta del K-map

La versión superpuesta del mapa de Karnaugh, que se muestra arriba, es simplemente dos (cuatro para un mapa de 6 variables) mapas idénticos excepto por el bit más significativo de la dirección de 3 bits en la parte superior.

Si miramos en la parte superior del mapa, veremos que la numeración es diferente del mapa de código Gray anterior. Si ignoramos el dígito más significativo de los números de 3 dígitos, la secuencia 00, 01, 11, 10 está en el encabezado de ambos submapas del mapa superpuesto. La secuencia de ocho números de 3 dígitos no es un código Gray. Aunque la secuencia de cuatro de los dos bits menos significativos es.

Pongamos en práctica nuestro mapa de Karnaugh de 5 variables. Diseñe un circuito que tenga una entrada binaria de 5 bits (A, B, C, D, E), siendo A el MSB (Bit más significativo). Debe producir una lógica de salida Alta para cualquier número primo detectado en los datos de entrada.

Mostramos la solución anterior en el mapa de código Gray (reflexión) anterior como referencia. Los números primos son (1,2,3,5,7,11,13,17,19,23,29,31). Trazar un 1 en cada celda correspondiente. Luego, proceda con la agrupación de las celdas. Termine escribiendo el resultado simplificado.

Tenga en cuenta que el grupo A'B'E de 4 celdas consta de dos pares de celdas a ambos lados de la línea de espejo. Lo mismo ocurre con el grupo AB'DE de 2 celdas. Es un grupo de 2 celdas al reflejarse sobre la línea del espejo. Cuando utilice esta versión del mapa K, busque imágenes en espejo en la otra mitad del mapa.

Fuera =A'B'E + B'C'E + A'C'DE + A'CD'E + ABCE + AB'DE + A'B'C'D

A continuación, mostramos la versión más común del mapa de 5 variables, el mapa superpuesto.

Si comparamos los patrones en los dos mapas, algunas de las celdas en la mitad derecha del mapa se mueven ya que el direccionamiento en la parte superior del mapa es diferente. También debemos adoptar un enfoque diferente para detectar puntos en común entre las dos mitades del mapa.

Superponga una mitad del mapa encima de la otra mitad. Cualquier superposición del mapa superior al mapa inferior es un grupo potencial. La siguiente figura muestra que el grupo AB'DE está compuesto por dos celdas apiladas. El grupo A'B'E consta de dos pares de celdas apiladas.

Para el A’B’E grupo de 4 celdas ABCDE =00xx1 para el grupo. Es decir, A, B, E son lo mismo 001 respectivamente para el grupo. Y CD =xx es decir, varía, no hay puntos en común en CD =xx para el grupo de 4 celdas. Desde ABCDE =00xx1 , el grupo de 4 celdas está cubierto por A’B’XXE =A’B’E .

El mapa de superposición de 5 variables anterior se muestra apilado.

A continuación, se muestra un ejemplo de un mapa de Karnaugh de seis variables. Hemos apilado mentalmente los cuatro submapas para ver el grupo de 4 celdas correspondiente a Out =C’F ’

Un comparador de magnitud (utilizado para ilustrar un mapa K de 6 variables) compara dos números binarios, lo que indica si son iguales, mayores o menores entre sí en tres salidas respectivas. Un comparador de magnitud de tres bits tiene dos entradas A ₂ A ₁ A ₀ y B ₂ B ₁ B ₀ Un comparador de magnitud de circuito integrado (7485) en realidad tendría cuatro entradas, pero el mapa de Karnaugh a continuación debe mantenerse en un tamaño razonable. Solo resolveremos A> B salida.

6 K-map variable

A continuación, un mapa de Karnaugh de 6 variables ayuda a simplificar la lógica para un comparador de magnitud de 3 bits. Este es un tipo de mapa superpuesto. El código de dirección binario en la parte superior e inferior del lado izquierdo del mapa no es un código Gray completo de 3 bits.

Aunque los códigos de dirección de 2 bits de los cuatro submapas son código Gray. Encuentre expresiones redundantes apilando los cuatro submapas uno encima del otro (como se muestra arriba). Podría haber celdas comunes a los cuatro mapas, aunque no en el ejemplo siguiente. Tiene celdas comunes a pares de submapas.

La salida A> B anterior es ABC> XYZ en el mapa de abajo.

Donde sea ABC es mayor que XYZ , un 1 se traza. En la primera línea ABC =000 no puede ser mayor que ninguno de los valores de XYZ . No 1 s en esta línea. En la segunda línea, ABC =001 , solo la primera celda ABCXYZ =001000 es ABC mayor que XYZ . Un solo 1 se ingresa en la primera celda de la segunda línea. La cuarta línea, ABC =010 , tiene un par de 1 s. La tercera línea, ABC =011 tiene tres 1 s. Por tanto, el mapa se rellena con 1 s en cualquier celda donde ABC es mayor que XXZ .

Al agrupar celdas, forme grupos con submapas adyacentes si es posible. Todos menos uno de los grupos de 16 celdas involucran celdas de pares de submapas. Busque los siguientes grupos:

• 1 grupo de 16 celdas
• 2 grupos de 8 celdas
• 4 grupos de 4 celdas

El grupo de 16 celdas, AX ’ ocupa todo el submapa inferior derecho; sin embargo, no lo ponemos en un círculo en la figura anterior.

Un grupo de 8 celdas está compuesto por un grupo de 4 celdas en el submapa superior que se superpone a un grupo similar en el mapa inferior izquierdo. El segundo grupo de 8 celdas está compuesto por un grupo similar de 4 celdas en el submapa derecho que se superpone al mismo grupo de 4 celdas en el mapa inferior izquierdo.

Los cuatro grupos de 4 celdas se muestran en el mapa de Karnaugh arriba con los términos de producto asociados. Junto con los términos del producto para los dos grupos de 8 celdas y el grupo de 16 celdas, se muestra la reducción final de la suma de productos, los siete términos.

Contando el 1 s en el mapa, hay un total de 16 + 6 + 6 =28 unidades. Antes de la reducción lógica del mapa K, habría 28 términos de producto en nuestra salida SOP, cada uno con 6 entradas. El mapa de Karnaugh arrojó siete términos de producto de cuatro entradas o menos. ¡De esto se tratan realmente los mapas de Karnaugh!

No se muestra el diagrama de cableado. Sin embargo, aquí está la lista de partes para el comparador de magnitud de 3 bits para ABC> XYZ usando 4 partes de la familia lógica TTL:

• 1 ea 7410 puerta NAND triple de 3 entradas AX ’, ABY’, BX ’Y ’
• 2 ea 7420 puerta NAND dual de 4 entradas ABCZ ’, ACY’Z’, BCX ’Z ’, CX ’Y ’Z’
• 1 compuerta NAND de 8 entradas 7430 para salida de términos 7-P

REVISAR:

• El álgebra booleana, los mapas de Karnaugh y CAD (diseño asistido por computadora) son métodos de simplificación lógica. El objetivo de la simplificación lógica es una solución de costo mínimo.
• Una solución de costo mínimo es una reducción lógica válida con el número mínimo de puertas con el número mínimo de entradas.
• Los diagramas de Venn nos permiten visualizar expresiones booleanas, facilitando la transición a mapas de Karnaugh.
• Las celdas del mapa de Karnaugh están organizadas en el orden del código Gray para que podamos visualizar la redundancia en las expresiones booleanas, lo que resulta en una simplificación.
• Las expresiones de suma de productos (suma de minters) más comunes se implementan como puertas AND (productos) que alimentan una única puerta OR (suma).
• Las expresiones de suma de productos (lógica AND-OR) son equivalentes a una implementación NAND-NAND. Todas las puertas AND y OR se reemplazan por puertas NAND.
• Las expresiones de producto de sumas, que se utilizan con menos frecuencia, se implementan como puertas OR (sumas) que ingresan a una única puerta AND (producto). Las expresiones de producto de sumas se basan en 0 s, maxterms, en un mapa de Karnaugh.