Arquitectura GPU open-source basada en RISC‑V (RV64X)

Un colectivo de ingenieros está avanzando un nuevo conjunto de instrucciones gráficas optimizado para renderizado 3D y procesamiento multimedia. Estas instrucciones extienden la ISA vectorial base de RISC‑V con tipos de datos específicos de gráficos y extensiones en capas, cubriendo vectores, matemáticas trascendentes, manipulación de píxeles, texturas y operaciones de Z/frame-buffer. La propuesta, denominada RV64X, usa instrucciones de 64 bits para ofrecer una ISA CPU‑GPU unificada y robusta.

¿Por qué ahora?

Las GPUs comerciales destacan en cargas de trabajo mainstream pero a menudo fallan en tareas de nicho como clipping de frustum 3D de doble fase, HPC adaptable (p.ej., FFTs de profundidad de bits arbitraria) y SLAM hardware. Un estándar abierto impulsado por comunidad puede reducir el ciclo de desarrollo de 10‑20 años, fomentar verificación cruzada y proveer soluciones flexibles y escalables para una gama más amplia de aplicaciones.

La visión del equipo es un núcleo compacto y eficiente en área que ofrezca programabilidad personalizable y extensibilidad. Estará disponible como IP open-source gratuita para targets FPGA y ASIC, apuntando inicialmente a microcontroladores de bajo consumo. El diseño será compatible con Vulkan, con soporte futuro para OpenGL, DirectX y otras APIs.

El hardware final será un núcleo RISC‑V con una unidad funcional GPU integrada. Para el programador presenta un único conjunto de instrucciones de 64 bits; los opcodes escalares se prefijan con contexto vectorial, permitiendo al compilador generar instrucciones SIMD entre bastidores. La arquitectura soporta emisión variable, SIMD predicado, front-end vectorial, excepciones precisas, shadowing de ramas y más. No se requiere capa separada RPC/IPC para comunicación CPU‑GPU. Soportará punto fijo de 16 bits (ideal para FPGAs) y punto flotante de 32 bits (ASICs o FPGAs).

El diseño aprovecha el formato Vblock del esfuerzo Libre GPU:

• Estructura tipo VLIW bit-a-bit que etiqueta instrucciones escalares con contexto de registro
• Sub-bloques proporcionan longitud vectorial, swizzling, overrides de ancho y predicación
• Sin opcodes vectoriales dedicados; el modo vectorial se activa cuando un opcode escalar referencia un registro etiquetado vectorialmente
• Ejecución a nivel hardware de bucles for de múltiples operaciones escalares contiguas, implementadas como SIMD, multi-emisión o ejecución simple según elección del vendedor

Tipos de datos soportados incluyen escalares de punto fijo y flotante de 8, 16, 24 y 32 bits, así como funciones trascendentes (sincos, atan, pow, exp, log, rcp, rsq, sqrt, etc.). Vectores RV32‑V soportan operaciones de 2 a 4 elementos con elementos de 8, 16 o 32 bits, e instrucciones especializadas para pipelines gráficos 3D: puntos (XYZW), píxeles (RGBA), texels (UVW) y coeficientes de material.

• Puntos XYZW (punto fijo y flotante de 64 y 128 bits)
• Píxeles RGBA (8, 16, 24 y 32 bits)
• Texels UVW (8, 16 bits por componente)
• Parámetros de material (Ia, ka, Id, kd, Is, ks…)

Soporte nativo de matrices 2×2, 3×3 y 4×4 incluido, almacenadas como 4×4 para simplicidad.

Beneficios de una ISA CPU‑GPU fusionada incluyen pipeline gráfico impulsado por microcódigo, soporte de shaders personalizados, extensiones de ray-tracing y soporte de vectores enteros de 8 bits para cargas de trabajo IA y machine learning.

Rasterizadores personalizados —como superficies basadas en splines, parches de subdivisión y teseladores a medida— pueden implementarse. La arquitectura es totalmente configurable, permitiendo etapas de pipeline definidas por usuario, operaciones de geometría/píxel/frame-buffer e instancing.

Diagrama de bloques RV64X

La implementación de referencia contará con:

• 32 KB Caché SRAM Instrucción/Datos
• 8 KB SRAM Microcódigo
• Decodificador de Instrucción Dual-Función
  • Soporte hardwired RV32V y RV64X
  • Decodificador microcodificado para extensiones personalizadas
• ALU Vectorial Cuádruple (punto fijo/flotante 32-bit)
• Archivo de Registros 136-bit (1K elementos)
• Unidad de Función Especial
• Unidad de Textura
• Frame Buffer Local Configurable

La escalabilidad está integrada en la arquitectura, como se muestra a continuación.

Diseño escalable de RV64X

Innovaciones clave incluyen ISA CPU‑GPU unificada, registros configurables para tipos de datos personalizados, y microcódigo basado en SRAM definido por usuario para extensiones específicas de aplicación —rasterizadores personalizados, ray tracing, machine learning y visión por computadora.

El mismo núcleo puede servir como microcontrolador gráfico standalone o unidad de shader escalable, soportando implementaciones tanto FPGA-nativas como ASIC.

¿Por qué gráficos open-source?

Las GPUs actuales apuntan principalmente a mercados high-end —gaming, HFT, visión, ML— dejando hueco para dispositivos mainstream como kioscos, vallas publicitarias, gaming de casinos, juguetes, robótica, wearables, HMI industrial, infotainment y clusters automotrices. Un núcleo gráfico abierto y escalable para RISC‑V reduciría cargas multi-lenguaje e impulsaría innovación en estos dominios.

Próximos pasos

La especificación es temprana y evolutiva. El equipo planea lanzar foro de discusión, construir simulador de conjunto de instrucciones y desarrollar prototipo FPGA usando IP open-source. Benchmarks y demos en progreso. Desarrolladores interesados deben contactar a Atif Zafar para unirse al esfuerzo.

En paralelo, la iniciativa Libre‑RISC‑V 3D GPU apunta a crear un SoC híbrido CPU/VPU/GPU —no una GPU dedicada— proporcionando un procesador completo con licencia Libre para variedad de aplicaciones embebidas.

Contexto de la industria

El ecosistema GPU incluye ahora más de una docena de actores principales: Apple, Qualcomm, AMD, Nvidia, Arm, Intel, Think‑Silicon, DMP, Jingjia Micro, VeriSilicon, Imagination Technologies y la emergente comunidad RISC‑V Graphics.

Casos de uso potenciales para una GPU libre y flexible van más allá de gráficos, abarcando minería de criptomonedas y otras cargas computacionales intensivas.

La adopción probablemente tome al menos dos años. Xilinx, que actualmente integra Mali de Arm en su línea Zynq, y varios vendedores chinos son plausibles adoptantes tempranos.

► Este artículo se publicó originalmente en nuestro sitio hermano, EE Times.

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