RISC-V Summit 2020: Sesiones clave y aspectos destacados

La tercera cumbre anual de RISC-V se celebrará en línea del 8 al 10 de diciembre de 2020. La agenda abarca tres días de charlas sobre arquitectura, hardware, software, herramientas, verificación, seguridad y casos de estudio reales del ecosistema global de RISC-V.

Líderes tecnológicos y grupos de investigación presentarán actualizaciones de productos, proyectos e implementaciones, destacando cómo la arquitectura de conjunto de instrucciones (ISA) RISC-V impulsa la próxima generación de hardware, software y propiedad intelectual (IP).

El evento cuenta con una sala de exposición en línea, oportunidades de networking y una lista completa de ponentes —incluyendo ejecutivos de Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital y más.

Como socio de medios, embedded.com organizará una charla informal el 9 de diciembre con David Patterson, el pionero que acuñó «RISC» en 1980 y coautor del libro fundamental «Arquitectura de computadores: un enfoque cuantitativo».

La agenda completa está disponible en línea; visite el sitio web de la cumbre para más detalles.

Día 1 – Martes, 8 de diciembre de 2020

Construyendo un ecosistema abierto de Machine Learning en el Edge con RISC-V, Zephyr, TensorFlow Lite Micro y Renode

Panel principal con Tim Ansell (Google), Kate Stewart (Proyecto Zephyr), Brian Faith (QuickLogic) y Michael Gielda (Antmicro) discute cómo RISC-V, Zephyr RTOS, TensorFlow Lite Micro y Renode convergen para crear un entorno de desarrollo de ML neutro al proveedor y trazable para dispositivos edge.

Aprovechando el ecosistema RISC-V para entregar un chip comercial por menos de 10 millones de dólares

Dean Halle, CEO de Intensivate, explica el camino hacia un CPU de clúster comercial de 12 nm producido en menos de 10 millones de dólares, destacando el papel del RTL Rocket-Chip, la emulación FPGA FireSim y el lenguaje de hardware Chisel.

Día 2 – Miércoles, 9 de diciembre de 2020

RISC-V en estaciones base small-cell de 5G New Radio

Gajinder Panesar (Mentor, Siemens) y Peter Claydon (Picocom) presentan un SoC heterogéneo que alimenta estaciones base small-cell 5G NG con clústeres RISC-V y DSPs dedicados, detallando monitorización en tiempo real y analíticas embebidas que garantizan cumplimiento estricto de tiempos.

Firmware seguro para IoT en RISC-V

Cesare Garlati (Hex Five Security) y Sandro Pinto (Universidade do Minho) presentan una pila IoT segura, abierta y gratuita para RISC-V, cubriendo SoC FPGA, TEE multi-zona, RTOS crítico para seguridad, TCP/IP, criptografía TLS-ECC y MQTT para actualizaciones OTA.

Día 3 – Jueves, 10 de diciembre de 2020

Software embebido reimaginado: Procesadores de hilos usando RISC-V

Russell Klein (Mentor Graphics) y Colin Walls (Mentor, Siemens) demuestran cómo asignar tareas a núcleos RISC-V dedicados simplifica la planificación en tiempo real, con métricas PPA de ASIC de 14 nm ilustrando compromisos de potencia, rendimiento y área.

Guía de la extensión de criptografía de RISC-V

Ben Marshall (Universidad de Bristol) y Barry Spinney (Nvidia) recorren la extensión de criptografía, cubriendo conjuntos de instrucciones, costes de implementación y ganancias de rendimiento de software en clases de núcleos.

CORE-V-VERIF: Plataforma de verificación de grado industrial para núcleos RISC-V

Presentado por Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) y Mike Thompson (OpenHW Group), esta sesión detalla el papel de CORE-V-VERIF en la verificación de núcleos CV32E40P, CV32A6 y CV64A6, y ofrece una formación de inicio rápido para proyectos futuros.

Regístrese ahora para la Cumbre Virtual RISC-V 2020 (8-10 de diciembre) y participe en ponencias, presentaciones técnicas, tutoriales y más. Visite el sitio web de la cumbre y regístrese aquí.