Garantizando determinismo de fase en encendido con sintetizadores PLL y calibración a nivel de sistema

Introducción

En la primera parte de esta serie examinamos cómo garantizar una fase conocida y determinista para cada canal en subsistemas RF complejos que integran múltiples bloques DSP, DACs y ADCs de banda ancha. Esta segunda entrega se enfoca en ajustes de fase de sintetizadores PLL, escalabilidad a arrays mayores y un algoritmo compacto de calibración a nivel de sistema que funciona sin equipo externo.

Ajustes de fase de sintetizador PLL

Seleccionamos ICs PLL que proporcionan ajuste de fase fino por digitalizador. La deriva de fase inducida por temperatura en la relación del PLL con SYSREF se contrarresta por un bucle de realimentación que fuerza el primer canal de transmisión de cada digitalizador a bloquearse al primer canal del IC de referencia. El primer canal de transmisión emite una señal única (Figura 1) que, junto con los otros tres canales, se ruta a un receptor común (Rx0). La recepción simultánea de todos los canales permite correlación cruzada para extraer los offsets de fase complejos, Φ_TxOffset.

Cada PLL contiene un oscilador controlado por voltaje (VCO) operando a f_{VCO_PLL}. Los offsets medidos se relacionan con el ajuste PLL requerido, Φ_{PLL_Adj}, y la frecuencia portadora f_carrier por la expresión mostrada en Ecuación 1.

Aplicar Φ_{PLL_Adj} establece una línea base de transmisión común en todos los ICs digitalizadores para cada ciclo de encendido (Figura 2). Los círculos abiertos denotan el primer ciclo; puntos sólidos representan ciclos subsiguientes, demostrando que los offsets de fase de transmisión calibrados para el primer y segundo canalizador permanecen alineados a pesar de gradientes térmicos variables.

La Figura 3 muestra que variaciones de temperatura a través de la plataforma —inducidas por diferentes flujos de aire de ventiladores— son efectivamente compensadas. El agrupamiento apretado de puntos del mismo color en gráficos superiores confirma offsets de fase deterministas de recepción y transmisión tras ajuste PLL, independientemente del gradiente térmico. Los valores de registro sondeados en la esquina inferior derecha confirman que la relación de fase SYSREF–LEMC se neutraliza.

Múltiples frecuencias RF se probaron para confirmar robustez del enfoque MCS y PLL. La Figura 4 lista las frecuencias usadas, elegidas para cubrir múltiplos enteros y no enteros del reloj de referencia y LEMC.

Escalabilidad a múltiples sub‑arrays

Mientras los datos presentados se centran en rendimiento a nivel de sub‑array, los mismos principios se extienden a arrays completos. Un árbol de reloj a nivel de array distribuye peticiones SYSREF y relojes de procesamiento de banda base (BBP) a cada sub‑array en un solo ciclo de reloj de muestreo. Cada sub‑array genera entonces los SYSREFs y relojes BBP requeridos para sus digitalizadores, asegurando sincronización global en todo el sistema.

Algoritmo de calibración a nivel de sistema

Aunque MCS proporciona fase determinista por canal, variaciones de longitud de traza en el frontal RF aún pueden introducir offsets inter‑canal. Para resolver esto, implementamos una rutina de calibración autocontenida que usa una forma de onda de banda base inyectada en cada canalizador.

La forma de onda consiste en un pulso de período único por canalizador de transmisión (Figura 5). Los pulsos se escalonan para que solo uno se emita a la vez, y la señal combinada se ruta de vuelta a todos los canales de recepción. Una captura simultánea produce una matriz de 4096 × 16 muestras, una para cada uno de los 16 canales de recepción.

El análisis vertical identifica el pulso de Tx0 en la columna Rx0; pulsos subsiguientes se localizan accordingly. La fase compleja del flanco ascendente de cada pulso se calcula y almacena en vector 1 × 16. Con Tx0 como referencia, todas las fases NCO de transmisión se ajustan para coincidir.

El análisis horizontal a través de la matriz determina las fases de canales de recepción relativas a Rx0. El vector resultante 1 × 16 se usa para actualizar los NCOs de recepción, logrando alineación de fase a través del sub‑array (Figura 6). Aunque la alineación de amplitud no es inherente, los filtros FIR on‑chip pueden corregir desajustes de amplitud sin recursos FPGA excesivos.

Implementado en MATLAB® esta rutina completa en aproximadamente tres segundos. Una implementación HDL reduciría el tiempo aún más manteniéndose autocontenida. Si frecuencia y amplitud del sistema se conocen al arranque, offsets de fase pueden cargarse desde una tabla de búsqueda creada durante calibración de fábrica, eliminando necesidad de mediciones repetidas.

Conclusión

El artículo demuestra un flujo MCS completo usando cuatro ICs Analog Devices AD9081 MxFET®, compensación térmica con PLLs ADF4371, y un IC reloj HMC7043 para distribución JESD204C. MCS simplifica calibración al arranque y entrega fase determinista en múltiples frecuencias y condiciones térmicas. El algoritmo de calibración acompañante popula tablas de búsqueda, reduciendo dramáticamente tiempo de arranque del sistema. Esta solución —conocida como plataforma Quad‑MxFE— es ideal para radares phased‑array, guerra electrónica, instrumentación y estaciones base 5G.

Referencias

• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 1.” Analog Dialogue, Vol. 53, No. 2, June 2019.
• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 2.” Analog Dialogue, Vol. 53, No. 3, July 2019.