Cumbre RISC-V:aspectos destacados de la agenda

La tercera cumbre anual RISC-V tendrá lugar el próximo mes, del 8 al 10 de diciembre de 2020 y, como la mayoría de los eventos de este año, estará completamente en línea. El programa incluye tres días de charlas sobre arquitecturas, hardware, software, herramientas, verificación y seguridad, además de estudios de casos de la comunidad global RISC-V.

Las empresas de tecnología y las instituciones de investigación compartirán actualizaciones de productos, proyectos e implementaciones notables, y discutirán el papel de la arquitectura del conjunto de instrucciones (ISA) de RISC-V para impulsar la próxima generación de hardware, software y propiedad intelectual (IP). El evento también contará con una sala de exposiciones en línea y oportunidades para establecer contactos. Los oradores incluyen ejecutivos de Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital y otros.

Como socio de medios, embedded.com también participará y también tenemos una charla junto a la chimenea que el 9 de diciembre de 2020 incluye a David Patterson, quien acuñó el término computadora de conjunto de instrucciones reducidas (RISC) en 1980, y quien con John Hennessy en 1990 publicó el libro de texto, "Arquitectura de computadora:un enfoque cuantitativo", que ha sido un libro fundamental para muchos ingenieros de microprocesadores desde entonces.

La agenda completa está en línea (consulte el sitio web aquí), pero aquí hay algunos aspectos destacados.

Día 1, martes 8 de diciembre de 2020

Creación de un ecosistema de aprendizaje automático de borde abierto con RISC-V, Zephyr, TensorFlow Lite Micro y Renode :Al acercarse al borde, el aprendizaje automático está cambiando profundamente el panorama de IoT. Para poder capitalizar por completo las oportunidades que surgen de esta tendencia, se necesita un ecosistema abierto de herramientas, marcos y plataformas modernas que, en conjunto, constituyan un entorno perfecto para que los desarrolladores creen aplicaciones de ML avanzadas en RISC-V. El panel principal contará con Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) y Michael Gielda (Antmicro) en una discusión sobre cómo se pueden ver las fortalezas de RISC-V, Zephyr RTOS, TensorFlow Lite y Renode combinados para proporcionar desarrollo de aprendizaje automático trazable, impulsado por software y colaborativo para la periferia. Los participantes discutirán cómo el enfoque neutral del proveedor de RISC-V resuena con los principios fundamentales de Zephyr RTOS y el marco de simulación Renode, y cómo TensorFlow Lite Micro puede aprovechar el ISA abierto y sus herramientas para innovar en el dominio ML también en el nivel de hardware, p. ej. utilizando FPGA o extensiones personalizadas.

Aprovechamiento del ecosistema RISC-V para poner un chip en manos de los clientes en menos de $ 10 millones :Esta charla presentará el viaje de Intensivate en el desarrollo de la primera CPU de clúster comercial, con un enfoque en cómo el ecosistema RISC-V permite entregar un chip comercialmente viable, en un nodo de proceso de 12 nm, en manos de los clientes por menos de $ 10 millones. Dean Halle, CEO de Intensivate, describirá las formas en que se redujo el costo de entregar dicho chip, incluido el papel que desempeñó el ecosistema de software RISC-V, el papel del Rocket-Chip RTL disponible en Chip Yard, el papel del sistema de emulación FireSim FPGA y la función del lenguaje de hardware Chisel.

Día 2, miércoles 9 de diciembre de 2020

RISC-V en nuevas estaciones base de radio de celda pequeña 5G :Las comunicaciones celulares modernas utilizan la interfaz aérea de acceso múltiple por división de frecuencia ortogonal (OFDMA), en la que los datos se transmiten en símbolos que se agrupan en ranuras. En 5G, estas ranuras pueden oscilar entre 0,25 y 0,125 ms. La planificación del tráfico transportado en estas ranuras la realiza la capa MAC. Programa el tráfico a la red (enlace ascendente) y también desde la red al usuario (enlace descendente). Se están diseñando e implementando estaciones base 5G eficientes para manejar no solo muchos, muchos usuarios que admiten muchas celdas 5G, sino que incluso tienen soporte para varios operadores móviles separados. Cada operador puede requerir su propio software. La capa física (PHY) debe procesar los datos (tanto de control como de usuario) que le pasa el MAC para completar las ranuras y los símbolos para la transmisión y recepción. Si la PHY no cumple con las estrictas restricciones de tiempo, se perderán ranuras enteras de datos que requieren mecanismos de recuperación. En esta charla, Gajinder Panesar (Mentor, A Siemens Business) y Peter Claydon (Picocom) presentan un SoC heterogéneo que implementa una estación base de celda pequeña 5G NG utilizando clústeres de RISC-V y DSP dedicados. La charla también mostrará cómo las estrictas restricciones de tiempo se monitorean continuamente de manera no intrusiva y cómo el análisis integrado proporciona información útil sobre el comportamiento de la estación base.

Firmware seguro de IoT para RISC-V :Con el tiempo, los proveedores de plataformas establecidos han desarrollado entornos de ejecución de confianza (TEE) ligeros y pilas de software integradas relativas optimizadas para sus procesadores más pequeños. Sin embargo, ninguno de estos está disponible para los desarrolladores de RISC-V que se quedan solos descubriendo cómo proteger el código confiable de las bibliotecas de software de terceros no verificadas y cómo combinar de manera segura estos componentes en una única imagen de firmware que alimenta sus aplicaciones comerciales. En esta presentación, Cesare Garlati (Hex Five Security) y Sandro Pinto (Universidade do Minho) presentarán una pila de IoT segura, abierta y gratuita para RISC-V, que cubre todos los componentes de hardware y software necesarios para construir dispositivos de última generación. , firmware y servicio de gestión en la nube. Estos incluyen RISC-V SoC FPGA de 32 bits, entorno de ejecución confiable multizona, RTOS de seguridad crítica, conectividad TCP / IP, criptografía TLS ECC y cliente y agente MQTT que brindan telemetría y implementación de aplicaciones OTA y actualizaciones de firmware.

Día 3, jueves 10 de diciembre de 2020

Software integrado reinventado:procesadores de subprocesos implementados mediante RISC-V :A medida que aumenta la complejidad del sistema, se vuelve más difícil configurar un RTOS para cumplir con todos los escenarios operativos posibles. Los desarrolladores deben asegurarse de que no se produzcan inversiones de prioridad, puntos muertos, contención de recursos, condiciones de carrera y otros problemas relacionados con el tiempo, independientemente de las condiciones de funcionamiento del sistema. A pesar de un análisis detallado y una verificación rigurosa, muchos equipos de diseño seleccionarán un procesador más grande y más potente de lo que realmente se necesita para proporcionar un margen de seguridad frente a circunstancias imprevistas. Una alternativa es asignar cada tarea a su propio núcleo de CPU. Esto simplifica drásticamente muchos de los problemas de programación y en tiempo real relacionados con la gestión de una colección de tareas. Con la capacidad de configuración y la eficiencia de los núcleos RISC-V, es posible y práctico seleccionar y configurar un núcleo para una tarea específica, ejecutar solo esa tarea en el núcleo y apagarlo cuando la tarea no está activa. Russell Klein (Mentor Graphics) y Colin Walls (Mentor, A Siemens Business) ilustran este concepto utilizando un diseño de ejemplo que tiene tareas de alta y baja complejidad informática, con y sin restricciones estrictas en tiempo real. Para abordar la cuestión de la practicidad, se proporcionan métricas de potencia, rendimiento y área (PPA) para el sistema ejemplar implementado en una biblioteca ASIC de 14 nm.

Una guía para la extensión de criptografía RISC-V :Ben Marshall (Universidad de Bristol) y Barry Spinney (Nvidia), dan un recorrido por la extensión de criptografía RISC-V, explicando cómo se adapta a cada clase de núcleo:desde servidores profundamente integrados hasta grandes servidores. Explicarán las nuevas instrucciones y cómo deben usarse, junto con los costos de implementación esperados y las mejoras en el rendimiento del software.

CORE-V-VERIF, una plataforma de verificación de grado industrial para núcleos RISC-V :CORE-V-VERIF proporciona una plataforma de verificación funcional de grado industrial probada en silicio para la comunidad RISC-V. La plataforma se ha utilizado para ejecutar un ciclo de verificación completo del núcleo CV32E40P y actualmente se está utilizando para ejecutar la verificación de los núcleos CV32A6 y CV64A6. CORE-V-VERIF aprovecha los componentes de verificación desarrollados por la comunidad RISC-V y se mantendrá y mejorará continuamente para integrar las últimas mejores prácticas y tecnología para la verificación de futuros núcleos CORE-V. Esta sesión impartida por Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) y Mike Thompson (OpenHW Group) incluye un análisis en profundidad de la plataforma CORE-V-VERIF y una capacitación de inicio rápido para implementar la plataforma en Proyectos de verificación RISC-V. Silicon Labs, que está integrando núcleos CORE-V en chips de IoT, comparte su opinión de por qué la verificación es crucial para llevar el hardware de código abierto al siguiente paso.

Para inscribirse en la Cumbre Virtual RISC-V 2020, del 8 al 10 de diciembre, y participar en el programa de tres días repleto de conferencias magistrales, presentaciones técnicas, charlas técnicas, tutoriales y más, centrándose en el futuro de RISC-V y la industria de semiconductores más grande, visite el sitio web y regístrese aquí.