CD4013 Dual D-Flip-Flop: Pinout, Funcionamiento, Circuitos y Aplicaciones

El CD4013B (serie 4000 CMOS) contiene dos flip-flops tipo D independientes con entradas Set/Reset asíncronas. Esencial en lógica secuencial: registros, contadores, máquinas de estado, divisores de frecuencia, sincronización de señales y almacenamiento de 1 bit. Funciona a 3–15 V (algunas versiones 18–20 V), bajo consumo, inmunidad al ruido CMOS.

Configuración de Pines (DIP-16 / SOIC-16)

Tabla de Verdad (por Flip-Flop)

Cómo Usar el CD4013 (Pasos Prácticos)

1. Alimentación: VDD (pin 14) a +3–15 V, VSS (pin 7) a GND. Desacopla con 100 nF cerámico cerca del IC.
2. Entradas no usadas: D, CLK, S, R → conectar a GND (o VDD según lógica deseada) para evitar flotación. Nunca dejes entradas CMOS flotando.
3. Reloj (CLK): Flanco de subida (rising edge) captura valor de D → Q. Frecuencia máx. ∼12–16 MHz @ 10 V.
4. Set/Reset: Nivel alto fuerza Q=1 (Set) o Q=0 (Reset) inmediatamente, sin esperar reloj.
5. Salidas Q/Q̅: Driver CMOS estándar (∼0.5–1 mA @ 5 V). Para cargas mayores, usa buffer (74HC04, 4050) o transistor.

Equivalentes y Variantes

Circuito Ejemplo: "Lanza Monedas" (Coin Tosser)

Al presionar pulsador, un 555 en astable genera reloj rápido (∼20 Hz) al CD4013. La entrada D conectada a Q̅ hace que el FF alterne (toggle) cada pulso. Dos LEDs en Q y Q̅ muestran "Cara" (L1) o "Cruz" (L2). Al soltar, el último estado queda latcheado.

Componentes

• CD4013 (usa 1 de los 2 FFs)
• NE555 (astable)
• R1=R2=1 kΩ, C1=22 nF → f ≈ 20 Hz
• R5=10–100 kΩ (pull-down pin 4 RESET 555)
• 2× LED (L1, L2) + 2× R=1 kΩ
• Pulsador S1 (NA)
• Vcc = 5–9 V (9 V batería)

Funcionamiento

1. S1 abierto: R5 mantiene RESET (pin 4) del 555 en LOW → 555 en reset, sin reloj.
2. S1 pulsado: RESET 555 → HIGH. 555 oscila → CLK del CD4013 recibe tren pulsos.
3. D = Q̅ → cada flanco subida invierte Q (toggle).
4. Q → L1 (Cara), Q̅ → L2 (Cruz). Solo uno encendido a la vez.
5. S1 liberado: 555 para. Último estado queda en FF (memoria).

Otras Aplicaciones Comunes

• Divisor de frecuencia (÷2): D = Q̅ → salida Q = f_CLK/2. Encadena FFs para ÷4, ÷8, ÷16...
• Registro de desplazamiento (Shift Register): Q_n → D_n+1, CLK común. Serial-in/parallel-out.
• Sincronizador de señal asíncrona (2-FF synchronizer): Reduce metastabilidad al cruzar dominios de reloj.
• Detector de flanco: XOR entre entrada y salida FF retrasada (D=entrada, CLK=reloj sistema).
• Máquinas de estado finitas (FSM): Registro de estado + lógica combinacional siguiente estado.
• Latch de botón / debounce HW: Set/Reset con pulsadores NA/NC + RC.

Conclusión

El CD4013 es un bloque fundamental de lógica secuencial CMOS. Su simplicidad, bajo voltaje, inmunidad al ruido y doble FF por encapsulado lo hacen ideal para prototipos, enseñanza y diseños de bajo coste. Para mayores frecuencias (>20 MHz) o compatibilidad TTL, usa 74HC74/HCT74. Siempre desacopla VDD y ata entradas no usadas.

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