Pendiente (integrando) ADC

Hasta ahora, solo hemos podido escapar del gran volumen de componentes en el convertidor flash mediante el uso de un DAC como parte de nuestro circuito ADC. Sin embargo, esta no es nuestra única opción. Es posible evitar el uso de un DAC si sustituimos un circuito de rampa analógico y un contador digital con una sincronización precisa.

La es la idea básica detrás de la llamada pendiente única o integrando ADC. En lugar de usar un DAC con una salida en rampa, usamos un circuito de amplificador operacional llamado integrador para generar una forma de onda de diente de sierra que luego se compara con la entrada analógica mediante un comparador.

El tiempo que le toma a la forma de onda de diente de sierra exceder el nivel de voltaje de la señal de entrada se mide por medio de un contador digital sincronizado con una onda cuadrada de frecuencia precisa (generalmente de un oscilador de cristal). El diagrama esquemático básico se muestra aquí:

El esquema de transistor de descarga de condensador IGFET que se muestra aquí es un poco simplificado. En realidad, un circuito de enclavamiento sincronizado con la señal de reloj probablemente tendría que estar conectado a la puerta IGFET para garantizar la descarga completa del capacitor cuando la salida del comparador sea alta.

Sin embargo, la idea básica es evidente en este diagrama. Cuando la salida del comparador es baja (voltaje de entrada mayor que la salida del integrador), el integrador puede cargar el condensador de forma lineal. Mientras tanto, el contador está contando a una velocidad fijada por la frecuencia del reloj de precisión.

El tiempo que tarda el condensador en cargarse hasta el mismo nivel de voltaje que la entrada depende del nivel de la señal de entrada y de la combinación de -V _ref , R y C. Cuando el capacitor alcanza ese nivel de voltaje, la salida del comparador aumenta, cargando la salida del contador en el registro de desplazamiento para una salida final.

El IGFET se activa "en" por la salida alta del comparador, descargando el condensador de nuevo a cero voltios. Cuando el voltaje de salida del integrador cae a cero, la salida del comparador vuelve a un estado bajo, borrando el contador y permitiendo que el integrador aumente el voltaje nuevamente.

Este circuito ADC se comporta de manera muy similar al ADC de rampa digital, excepto que el voltaje de referencia del comparador es una forma de onda de diente de sierra suave en lugar de un "escalón:"

El ADC de pendiente única sufre todas las desventajas del ADC de rampa digital, con el inconveniente adicional de la deriva de calibración . La correspondencia precisa de la salida de este ADC con su entrada depende de que la pendiente de voltaje del integrador se corresponda con la tasa de conteo del contador (la frecuencia de reloj).

Con el ADC de rampa digital, la frecuencia del reloj no tuvo ningún efecto en la precisión de la conversión, solo en el tiempo de actualización. En este circuito, dado que la tasa de integración y la tasa de conteo son independientes entre sí, la variación entre los dos es inevitable a medida que envejece y dará como resultado una pérdida de precisión.

Lo único bueno que se puede decir sobre este circuito es que evita el uso de un DAC, lo que reduce la complejidad del circuito.

Convertidor de pendiente dual

Una respuesta a este dilema de deriva de calibración se encuentra en una variación de diseño llamada doble pendiente convertidor. En el convertidor de doble pendiente, un circuito integrador es impulsado positivo y negativo en ciclos alternos para disminuir y luego subir, en lugar de restablecerse a 0 voltios al final de cada ciclo.

En una dirección de la rampa, el integrador es impulsado por la señal de entrada analógica positiva (produciendo una tasa variable negativa de cambio de voltaje de salida o pendiente de salida) ) durante un período de tiempo fijo, medido por un contador con un reloj de frecuencia de precisión. Luego, en la otra dirección, con un voltaje de referencia fijo (que produce una tasa fija de cambio de voltaje de salida) con el tiempo medido por el mismo contador.

El contador deja de contar cuando la salida del integrador alcanza el mismo voltaje que cuando inició la parte de tiempo fijo del ciclo. La cantidad de tiempo que tarda el capacitor del integrador en descargarse de nuevo a su voltaje de salida original, medido por la magnitud acumulada por el contador, se convierte en la salida digital del circuito ADC.

El método de doble pendiente se puede concebir de manera análoga en términos de un resorte giratorio como el que se usa en un mecanismo de reloj mecánico. Imagínese que estamos construyendo un mecanismo para medir la velocidad de rotación de un eje.

Por lo tanto, la velocidad del eje es nuestra "señal de entrada" que debe medir este dispositivo. El ciclo de medición comienza con el resorte en un estado relajado.

A continuación, el eje giratorio (señal de entrada) hace girar el resorte o "da cuerda" durante un período de tiempo fijo. Esto coloca al resorte en una cierta cantidad de tensión proporcional a la velocidad del eje:una mayor velocidad del eje corresponde a una mayor velocidad de enrollado y una mayor cantidad de tensión del resorte acumulada durante ese período de tiempo.

Después de eso, el resorte se desacopla del eje y se deja desenrollar a un ritmo fijo, el tiempo para que se desenrolle de nuevo a un estado relajado medido por un dispositivo temporizador. La cantidad de tiempo que el resorte necesita para desenrollarse a esa tasa fija que será directamente proporcional a la velocidad en el que se devanó (magnitud de la señal de entrada) durante la parte de tiempo fijo del ciclo.

Esta técnica de conversión de analógico a digital escapa al problema de la deriva de calibración del ADC de pendiente única porque tanto el coeficiente de integración del integrador (o "ganancia") como la tasa de velocidad del contador están en efecto durante todo el "bobinado" y "desenrollado". ”Ciclo de porciones. Si la velocidad del reloj del contador aumentara repentinamente, esto acortaría el período de tiempo fijo en el que el integrador "termina" (resultando en un voltaje menor acumulado por el integrador), pero también significaría que contaría más rápido durante el período de momento en el que se permitió al integrador "relajarse" a una tasa fija.

La proporción en la que el contador está contando más rápido será la misma proporción en la que el voltaje acumulado del integrador disminuye desde antes del cambio de velocidad del reloj. Por lo tanto, el error de velocidad del reloj se cancelaría y la salida digital sería exactamente la que debería ser.

Otra ventaja importante de este método es que la señal de entrada se promedia a medida que impulsa al integrador durante la parte de tiempo fijo del ciclo. Cualquier cambio en la señal analógica durante ese período de tiempo tiene un efecto acumulativo en la salida digital al final de ese ciclo.

Otras estrategias de ADC simplemente "capturan" el nivel de la señal analógica en un solo punto en el tiempo de cada ciclo. Si la señal analógica es "ruidosa" (contiene niveles significativos de picos / caídas de voltaje espurios), una de las otras tecnologías de convertidor ADC puede convertir ocasionalmente un pico o caída porque captura la señal repetidamente en un solo punto en el tiempo.

Un ADC de doble pendiente, por otro lado, promedia todos los picos y caídas dentro del período de integración, proporcionando así una salida con mayor inmunidad al ruido. Los ADC de doble pendiente se utilizan en aplicaciones que exigen alta precisión.

HOJA DE TRABAJO RELACIONADA:

• Hoja de trabajo de conversión de analógico a digital