Dominando las tasas de error de código en ADC: Lo que necesita saber

A medida que los convertidores analógico-digitales (ADC) de alta velocidad han aumentado su tasa de muestreo, también lo ha hecho el problema de errores de código —también conocidos como códigos espurios (sparkle codes)— en los datos de salida del ADC. Un error de código se define como un error en el código de salida de un ADC que supera un umbral definido. El umbral se define más comúnmente como el nivel donde un error supera la amplitud esperada del ruido del ADC de modo que el error pueda identificarse fácilmente en presencia de ruido.

Otra forma de explicar esta definición del umbral de error es que la amplitud del error ocurre con una probabilidad que supera la probabilidad esperada de esa amplitud dada la distribución gaussiana asumida del ruido del ADC. Fig. 1 muestra un ejemplo de error de código encontrado en las muestras de salida de un ADC. La muestra errónea es claramente visible comparada con el ajuste ideal de onda sinusoidal y supera con creces el ruido de las otras muestras en el gráfico.

Fig. 1: Ejemplo de una salida de ADC con un error de código.

La tasa de error de código (CER) de un ADC, también llamada a veces tasa de error de palabra (WER) o tasa de error de metastabilidad, se define como el número promedio de errores por muestra y se mide contando el número promedio de muestras entre errores consecutivos. Se define más a menudo como un orden de magnitud, como 10^–12 errores/muestra. El tiempo promedio entre errores, por tanto, depende de la tasa de muestreo del convertidor. La CER medida es precisa solo cuando el ADC funciona a la tasa de muestreo a la que se midió la CER. En general, reducir la tasa de muestreo puede mejorar la CER en órdenes de magnitud.

Veamos de dónde vienen los errores de código para entender por qué la tasa de muestreo es un factor importante.

¿Qué hace brillar a un ADC?

Una arquitectura ADC de múltiples pasos, como un ADC flash por pipeline o un ADC de registro de aproximación sucesiva (SAR), convierte el voltaje muestreado a bits digitales en etapas, y cada etapa consecutiva depende del resultado de la anterior. Considere un ADC flash por pipeline básico, como se muestra en Fig. 2. Este ADC simplificado muestra dos etapas de conversión donde cada etapa sucesiva produce un código digital que estima más finamente la señal de entrada.

La operación del ADC mostrado es la siguiente:

• La primera etapa muestrea el voltaje de entrada y convierte groseramente la señal analógica de entrada a un código digital usando el ADC de primera etapa. El ADC flash en esta etapa funciona comparando el voltaje muestreado contra referencias de voltaje estáticas, generadas a partir de la referencia principal del ADC (V_REF), usando comparadores de alta velocidad. La salida de los comparadores flash es una muestra digital codificada en termómetro que representa el voltaje de entrada.

• El código de termómetro convertido se envía directamente al DAC de primera etapa. Este DAC genera el voltaje analógico correspondiente a la muestra convertida groseramente.

• Restar la salida del DAC de primera etapa del voltaje de entrada original resulta en el voltaje de error de cuantificación o voltaje de residuo (V_RES). El residuo se amplifica y remuestrea (pipeline) para la segunda etapa.

• El ADC de segunda etapa cuantifica V_RES para obtener una estimación más precisa (mayor resolución) del voltaje analógico original de entrada.

Fig. 2: Ejemplo de diagrama de bloques de arquitectura ADC flash por pipeline.

El proceso de creación de V_RES introduce un bucle de decisión de alta velocidad. Dentro de un período de reloj de muestreo, el voltaje muestreado debe convertirse a código digital por el ADC de primera etapa. El código digital debe salir del DAC de primera etapa, restarse del voltaje de entrada original y remuestrearse por la segunda etapa. El bucle de decisión de alta velocidad introduce errores de código porque el comparador en el ADC flash tiene un tiempo de asentamiento que es función de la diferencia entre el voltaje muestreado y V_REF.

Más simplemente, un comparador tarda más en asentarse cuando el voltaje de entrada (V_CAP1) está cerca del voltaje de referencia (como 7 * V_REF /8) del comparador. Teóricamente, si V_CAP1 está infinitesimalmente cerca del voltaje de referencia del comparador, el comparador nunca se asentará porque operará en su región lineal.

El ruido evitará que esto ocurra realmente, pero si el comparador tarda demasiado en asentarse, el DAC de primera etapa puede usar el código digital incorrecto para generar el voltaje analógico cuantificado. El resultado es un V_RES que no coincide con el código de salida digital real del ADC de primera etapa. El ADC de segunda etapa entonces convierte el V_RES incorrecto, resultando en un error de código.

¿Qué afecta a la CER?

Ahora debería tener suficiente detalle para poder sacar algunas conclusiones sobre qué afecta a la CER. La CER depende claramente de la tasa de muestreo. Una tasa de muestreo más rápida reduce el tiempo en el que el bucle de decisión tiene para tomar una decisión. Menos tiempo para decidir resulta en aumentos exponenciales en la probabilidad de que el comparador no se haya asentado a tiempo.

—Matt Guibord es ingeniero de sistemas en convertidores de alta velocidad en Texas Instruments.